基于USB总线的内存测试模块设计

发布时间：2017-10-18 08:11

  本文关键词：基于USB总线的内存测试模块设计

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【摘要】：内存作为计算机系统的重要组成部分,在PC机上的最终体现形式为内存模组(即内存条),随着内存性能的提高,集成度越来越高,对内存的测试变得愈发重要。为了满足内存条的测试需要,本课题设计了基于USB总线的内存测试模块,用于DDR2 SDRAM内存条和DDR3 SDRAM内存条的故障测试。根据测试需求,本论文首先对内存条的故障模型进行分析研究,同时介绍了几种常见的内存故障测试算法。针对这几种算法的故障覆盖率和算法复杂度不能兼顾的情况,本论文提出了两种更优的测试算法对内存故障进行测试。对内存外部数据总线的测试采用移位算法,能检测外部数据总线的固定故障及桥接故障。对于内部存储单元的测试,本论文在March C算法和棋盘算法的基础上提出了新型的March棋盘算法,能够检测存储单元的固定故障、地址译码故障、状态耦合故障、转换故障、桥接故障、等幂耦合故障、翻转耦合故障以及动态耦合故障。在研究内存故障测试算法的基础上,本论文完成了基于USB总线的内存测试模块的硬件设计和逻辑设计。硬件设计部分主要由FPGA可编程逻辑器件及配置电路、DDR2及DDR3 SDRAM总线接口电路及USB总线传输电路三部分组成。FPGA可编程逻辑器件是逻辑设计的载体,主要用于对内存条的读写操作控制以及内存条故障测试;DDR2及DDR3 SDRAM内存条总线接口电路主要用于内存条数据、命令的传输;USB总线传输电路是内存测试模块的通讯桥梁,主要完成内存测试模块与计算机的通信。逻辑设计部分主要包括SPD数据读取逻辑、内存控制器逻辑、内存故障测试逻辑以及USB接口传输逻辑。SPD数据读取逻辑模块用于读取内存条的SPD数据,得到内存条的类型、电压、容量、各种操作时序等信息,这些信息也用于内存条的初始化配置;内存控制器逻辑模块主要完成DDR2和DDR3内存条初始化、数据读写、刷新等操作;内存故障测试逻辑模块根据测试算法完成对内存条故障的测试和定位,测试结果由USB接口传输逻辑模块传输给上位机。经过对整个模块的调试验证,本设计的内存测试模块能够实现对DDR2及DDR3 SDRAM内存条的故障测试和定位,满足设计指标要求,达到了预期的目标。
【关键词】：DDR2 SDRAM DDR3 SDRAM 内存控制器 内存测试算法
【学位授予单位】：电子科技大学
【学位级别】：硕士
【学位授予年份】：2016
【分类号】：TP333
【目录】：

• 摘要5-6
• ABSTRACT6-11
• 第一章 绪论11-18
• 1.1 课题背景来源与研究意义11-12
• 1.2 国内外发展现状及趋势12-16
• 1.2.1 SDRAM发展趋势12-13
• 1.2.2 内存控制器的发展趋势13-14
• 1.2.3 内存测试方法的发展趋势14-16
• 1.3 本论文研究目标及主要贡献16-17
• 1.4 本论文的结构安排17-18
• 第二章 内存测试模块总体方案设计与分析18-51
• 2.1 设计需求与指标分析18
• 2.2 系统总体方案设计18-21
• 2.2.1 系统设计思想18-19
• 2.2.2 系统设计总方案19-21
• 2.3 SPD数据读取模块方案设计21-23
• 2.3.1 SPD简介21-22
• 2.3.2 I~2C总线及协议实现22-23
• 2.4 内存控制器方案设计23-36
• 2.4.1 DDR2 SDRAM及DDR3 SDRAM内存原理介绍23-33
• 2.4.2 内存控制器设计33-36
• 2.5 内存测试算法方案设计36-49
• 2.5.1 内存故障模型36-43
• 2.5.2 内存测试算法的评价指标分析43-44
• 2.5.3 常用内存算法介绍44-46
• 2.5.4 内存测试算法改进设计46-49
• 2.6 USB接口方案设计49-50
• 2.6.1 USB接口介绍49
• 2.6.2 USB接口方案设计49-50
• 2.7 本章小结50-51
• 第三章 内存测试模块硬件电路设计51-62
• 3.1 FPGA选型51-53
• 3.2 DDR2 SDRAM及DDR3 SDRAM电路设计53-58
• 3.2.1 内存接口信号介绍53-54
• 3.2.2 DDR2及DDR3 SDRAM电路设计54-58
• 3.3 USB总线接口电路设计58-59
• 3.3.1 USB总线硬件结构58
• 3.3.2 USB总线接口电路设计58-59
• 3.4 PCB电路板绘制59-61
• 3.5 本章小结61-62
• 第四章 内存测试模块逻辑设计62-86
• 4.1 数字逻辑总体设计方案62-63
• 4.2 SPD数据读取逻辑设计63-66
• 4.3 内存控制器逻辑设计66-77
• 4.3.1 控制模块逻辑设计67-72
• 4.3.2 刷新模块逻辑设计72-73
• 4.3.3 数据通道模块逻辑设计73-75
• 4.3.4 数据输入输出选择模块逻辑设计75-76
• 4.3.5 时钟产生模块逻辑设计76-77
• 4.4 内存故障检测逻辑实现77-84
• 4.4.1 外部数据总线故障测试逻辑设计78-79
• 4.4.2 内部存储单元故障测试逻辑设计79-80
• 4.4.3 故障测试整体逻辑实现80-84
• 4.5 USB接口传输模块逻辑设计84-85
• 4.6 本章小结85-86
• 第五章 调试与验证86-97
• 5.1 试验平台搭建86-88
• 5.2 模块硬件调试88-92
• 5.2.1 SPD数据读取模块调试88-89
• 5.2.2 内存控制器调试89-91
• 5.2.3 内存故障测试模块整体调试91-92
• 5.3 内存故障测试模块验证92-95
• 5.4 调试验证过程中出现的问题和处理方法95-96
• 5.5 本章小结96-97
• 第六章 总结与展望97-98
• 致谢98-99
• 参考文献99-101
• 附录101-102
• 攻读硕士学位期间取得的成果102-103

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本文编号：1053891