基于PowerPC架构的高速缓存单元的设计

发布时间：2017-11-07 03:06

  本文关键词：基于PowerPC架构的高速缓存单元的设计

  更多相关文章： Cache PowerPC 优化 设计与验证

【摘要】：高速缓存(Cache)作为连接中央处理器(CPU, Central Processing Unit)和主存之间的桥梁,越来越受到人们的关注。PowerPC (Performance Optimization with Enhanced RISC Performance Computing)架构的CPU作为精简指令集处理器的一类,在中高端服务器和工业控制器处理器市场占主导地位。而国内对于PowerPC架构下的Cache研究较少,因此本文对PowerPC架构的处理器所需Cache的相关电路进行了设计与验证。文中首先介绍了PowerPC架构处理器的研究现状以及Cache的研究意义,并系统介绍了PowerPC体系结构及Cache;在对Cache的相关理论进行研究之后确定了Cache的设计指标：采用哈佛分离式结构,容量为32KB；采用8-way组相联模式；行长为32Bytes;采用基于二分法的PLRU (Pseudo Least Recently Used)替换算法。其次着重进行了Cache的Status、Tag和Data模块的电路设计。并对包括存储单元、译码电路、Tag比较器、灵敏放大电路和自定时电路等在内的子电路进行了研究与设计。其中,降低了Tag比较电路电路的复杂程度,采用串行的TagSRAM和DataSRAM访问方式,降低访问时产生的功耗；通过差分锁存结构提升了灵敏放大电路的读取速度,使整个响应过程为0.23ns；设计了一种新的自定时电路结构,通过此自定时电路来控制字线的关断,使整个关断过程的时间为0.25ns。在Virtuoso平台下使用Verilog编写的验证平台对Cache进行功能验证。验证结果表明该Cache能够在400MHz和写回模式下完成读写操作。能够实现数据高速缓存的清零指令、接触指令、写操作下的接触指令、刷新指令、无效指令、数据高速缓存锁定指令和指令高速缓存锁定指令。验证结果表明,本文所研究的Cache读写性能良好,功能正确,达到了设计目标。
【学位授予单位】：西安电子科技大学
【学位级别】：硕士
【学位授予年份】：2015
【分类号】：TP333

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本文编号：1150552