10Gbps SerDes中的高速接口设计

发布时间：2017-11-07 20:40

  本文关键词：10Gbps SerDes中的高速接口设计

  更多相关文章： 背板通信 10G-SerDes 自适应均衡 增益提升 信号完整性

【摘要】：CMOS工艺继续沿着摩尔定律演进,特征尺寸已降低至14nm,由此带来的PC和手持设备的CPU处理性能大幅提升,加上光纤网络的普遍采用,使得背板信道的数据传输压力剧增。为适应数据率的高速增加,串行数据传输方式早已替代传统的并行数据传输方式,随着数据率的进一步提升,高速SerDes成为计算机接口和网络接口的主流。由于成本和兼容性考虑,目前,在背板通信系统中FR-4背板仍广泛使用。但FR-4基板对于信号高频分量的衰减很大,尤其是当信号的奈奎斯特频率远远大于信道带宽时,信号质量会严重恶化,呈现明显的码间串扰(ISI)。因此,在相应的高速接口电路设计中,应考虑对信道进行补偿。针对背板通信的10G-SerDes芯片,基于SMIC标准的0.13μm CMOS工艺,设计一款在5GHz(数据率为10Gb/s的随进二进制数据的奈奎斯特频率)处增益提升因子最大为22dB,总体带宽达到5.5GHz以上,并且信道失配小于3dB的串行收发器。本文的主要工作包括以下几点:1)深入了解信号与信道的交互方式,及其带宽限制特性对信号产生的影响在频域和时域的体现。据此结合信道的衰减特性,确定设计目标参数,以及指导接口电路的设计和信道仿真模型的选取。2)针对性地研究了几种带宽拓展技术和均衡技术,对其电路特性和应用条件进行了分析和比较。为本文特定工艺条件下的高速收发器的设计提供了技术支持。3)根据0.13μm CMOS工艺的具体条件,在发射端中采用了前馈源极跟随器和后馈源极跟随器,以及具有阻抗匹配和电感峰化的CML(电流模)驱动器。在接收器中,采用了具有电感峰化和电容负反馈技术的连续时间均衡器,基于频谱分割与自比较技术,实现了自适应均衡。经过严格的仿真,本设计的发射端在1.8V的电源电压下,总体小信号带宽达到5.5GHz以上,小信号增益达到18dB,差分的输出摆幅为800mV。接收器实现了补偿幅度从0dB到22dB的自适应均衡,且在最大补偿下,带宽为6.7GHz,信道失配为2.3dB,经信道末端的眼图完全闭合,经过自适应均衡之后,眼图打开了0.85UI。
【学位授予单位】：电子科技大学
【学位级别】：硕士
【学位授予年份】：2014
【分类号】：TP334.7

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本文编号：1154043