基于FPGA的浮点除法器的研究与实现

发布时间：2017-11-19 11:10

  本文关键词：基于FPGA的浮点除法器的研究与实现

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【摘要】：文章针对现场可编程门阵列(FPGA)器件的某些芯片不支持浮点除法运算的情况,设计出一种输出为32位的单精度浮点数的除法器。文章利用已有的整数除法器的IP核(IP Core)进行改进,大大的降低了程序设计的复杂性,并且保证了可靠性。通过Model Sim仿真软件,证明我们设计的算法结果正确,完全满足要求。
【作者单位】： 烟台大学;
【基金】：烟台大学研究生科技创新基金(基金编号:YDYB1615)
【分类号】：TP332.22
【正文快照】： 1引言随着数字信号处理技术的不断发展,人们对数据的精确性和处理的实时性的要求日益提高,浮点数逐渐取代定点数成为应用最广的数据格式[1-2]。在数字信号处理中,浮点数经常用IEEE754标准来表示,这是一种通用的标准,有了这种标准,不同器件之间的数据就可以方便的流动。在FPGA

【参考文献】

中国期刊全文数据库 前6条

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【共引文献】

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【相似文献】

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本文编号：1203337