可扩展64核处理器关键技术研究—片上网络、存储体系及LTE实现

发布时间：2017-12-03 04:05

  本文关键词：可扩展64核处理器关键技术研究—片上网络、存储体系及LTE实现

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【摘要】：近年来,多媒体、通信、信息安全及云计算等嵌入式应用不断进入人们的视野,并渐渐地融入人们的日常生活。这些应用的标准协议不断地更新换代,催生了人们对灵活可配置的产品设计与实现方式的研究。本文设计的多核处理器是一个面向这些特定应用领域的实现平台,为了更加紧密地适应各个应用的数据流动和运算特点,本文采用了全局网格-局部星形的片上网络拓扑,高性能的簇内分布式共享存储,以及支持异步时钟域的簇间事务级共享存储等设计。本文的主要内容与创新点如下：(1)新型片上网络拓扑64核处理器的开发着眼于更加紧密地与特定应用相结合,并有效平衡面积、性能与功耗。随着芯片核数的持续增加,传统的基于全局网格的片上网络拓扑结构所占据的面积变得难以接受。为此,本文提出一种全局网格-局部星形的拓扑结构,在不损失网络传输效率的前提下有效地控制了芯片面积。(2)高性能簇内共享存储设计64核处理器采用了基于严格一致性的分布式簇内共享存储设计方案,在此基础上提出了直接访问存储通信机制,以片上网络为媒介实现数据的自动搬移。结合合理的后端布局和物理设计方法,整个芯片的存储体系具有高效的特点,所有的访存操作都是单周期完成。(3)簇间事务级共享存储方案对于像通信、多媒体等领域的流应用,仅使用一个簇内的核往往是不够的。而实现簇间数据的传输除了使用片上网络之外,编程者更倾向于使用一种编程简单的、支持大数据块的高效传输模式。因此,本文提出了一种具有同步功能的支持异步时钟域之间的簇间事务级共享存储方案,具有良好的编程移植性和较高的同步及传输效率。(4)芯片实现与LTE应用实例自前端设计验证完成之后,本文进一步采用TSMC 65nm GP工艺实现后端设计和实现工作。设计并实现了一款包含8个簇,每个簇内融合了8个MIPS处理器核和一些加速器单元的64核处理器芯片。芯片面积为4663.4*4790um2,时钟频率为1GHz,在此工作频率下,单个处理器节点的功耗为21.4mW。进一步地,本文基于所设计的多核处理器实现了LTE下行接收链路载频同步及FFT的映射方案,并达到了目标性能。
【学位授予单位】：复旦大学
【学位级别】：硕士
【学位授予年份】：2014
【分类号】：TP332

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