小容量高性能SRAM的设计与实现

发布时间：2018-01-12 01:16

  本文关键词：小容量高性能SRAM的设计与实现　出处：《计算机研究与发展》2014年S1期 　论文类型：期刊论文

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【摘要】：微处理器的第一级高速缓存需要速度快的小容量SRAM存储器,以8管SRAM单元组成存储阵列,然后构建外围电路,设计一个容量为32×32的SRAM存储器.将定制设计的存储器与Memory Compiler生成的存储器和RTL级代码进行半定制设计的存储器进行对比.通过对比发现,定制设计存储器的性能比其他二者在速度、功耗和面积上都要好.
[Abstract]:The microprocessor first level cache need small capacity SRAM memory speed, memory array composed of 8 SRAM units, and then construct the peripheral circuit design of a capacity of 32 x 32 SRAM memory. The custom designed memory and Memory Compiler generated RTL code memory and memory design comparison by comparison, the performance than the other two in the custom design speed memory, power consumption and area are better.

【作者单位】： 国防科学技术大学计算机学院;
【分类号】：TP332
【正文快照】： 在DSP芯片中,高速缓存体系结构采用两级实时高速缓存,分别是第1级高速缓存(L1)和第2级高速缓存(L2)[1].L1用于缓存较低字节的数据和程序指令,消除程序和数据总线对存储器资源的冲突.由于受管芯面积不能太大的限制,第1级存储器的容量不能太大,并要求具有很快的速度.基于L1在缓

【共引文献】

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1 周全;高速低功耗SRAM的设计与实现[D];国防科学技术大学;2013年

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本文编号：1412053