108位前导0计数器的电路设计与优化
本文关键词:108位前导0计数器的电路设计与优化 出处:《微电子学与计算机》2015年04期 论文类型:期刊论文
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【摘要】:采用2位分组进行并行分工计数,使用二叉树的电路结构进行108位前导0计数器电路设计.采用2位分组的108位前导0计数器电路进行PT分析的时序为0.17,而采用8位分组的RTL级代码进行DC综合的时序为0.21,通过比较发现设计电路在速度上比RTL级代码快了19%.
[Abstract]:Two bit groups are used to count the parallel division of labor. The circuit design of 108-bit preamble 0 counter is carried out by using the circuit structure of binary tree, and the timing of PT analysis using 2-bit grouping 108-bit preamble 0 counter circuit is 0.17. The timing of DC synthesis using 8-bit RTL code is 0.21. It is found that the speed of the design circuit is 19 times faster than that of RTL code.
【作者单位】: 国防科学技术大学计算机学院;
【分类号】:TP332.12
【正文快照】: 1引言在实行浮点运算的减法运算操作中,需要用到一个计数器对前导0个数进行统计,获得的计数结果用以指导规格化移位器进行左移操作[1].传统前导0计数器采用逐位计数方式,从高位往低位依次计算前导0个数.传统前导0计算速度非常慢,而且所占面积也是非常大,不适合出现在高性能运
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本文编号:1415668
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