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一种DSP指令Cache的功耗优化策略

发布时间:2018-03-11 17:03

  本文选题:DSP 切入点:Cache功耗优化 出处:《电子器件》2015年01期  论文类型:期刊论文


【摘要】:高性能DSP器件对功耗指标要求越来越高,功耗主要来源于对存储空间的访问,因此提出了一种改进型Cache功耗优化策略,实现了对指令Cache的分阶段访问,同时兼顾了Cache的动态功耗和静态漏流功耗的优化,改进了传统的基于非分阶段访问的按需唤醒策略NPOWP(Non-Phased Cache with On-Demand Wakeup Prediction)显著影响处理器性能的缺点。设计应用于DSP设计的4路组相连昏睡指令Cache中,使用基于分阶段访问的按需唤醒策略POWP(Phased Cache with On-Demand Wakeup Prediction)策略平均可降低75.4%的指令Cache功耗,降低6.7%的处理器总功耗,性能损失仅为0.77%.
[Abstract]:High performance DSP devices require more and more high power consumption, and the power consumption comes mainly from the access to memory space. Therefore, an improved power optimization strategy for Cache is proposed, which realizes the phased access to instruction Cache. At the same time, the dynamic power consumption and static leakage power of Cache are optimized. The shortcomings of the traditional on-demand wakeup policy, NPOWP(Non-Phased Cache with On-Demand Wakeup prediction, which significantly affect processor performance, are improved. The on-demand wake-up strategy POWP(Phased Cache with On-Demand Wakeup prediction can reduce the average instruction Cache power consumption by 75.4%, and the processor total power consumption by 6.7% by 6.7%. The performance loss is only 0.7777.
【作者单位】: 江南大学物联网学院;中国电子科技集团公司第五十八研究所;
【基金】:江苏省333工程科研项目(BRA2011115)
【分类号】:TP332

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本文编号:1599085

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