一种面向超标量处理器的低功耗指令Cache设计

发布时间：2018-03-19 19:18

  本文选题：超标量　切入点：流水化指令Cache　出处：《微电子学与计算机》2015年07期 　论文类型：期刊论文

【摘要】：针对超标量结构中多体并行的流水化指令Cache提出了三种低功耗优化策略,首先是基于Cache路的条件放大技术,它根据标志匹配结果来关闭无关路中敏感放大器对存储阵列的驱动输出;其次是基于Cache行的动态电压调节技术,它只对当前访问的Cache行提供正常的操作电压,而其他Cache行都处于低电压休眠状态;最后是基于短循环程序的指令回收技术,它通过重复利用过期指令来减少对Cache的冗余访问.实验表明,这个低功耗设计在SPEC和PowerStone基准程序下可以将指令Cache的总功耗分别降低72.4%和84.3%,而处理器的IPC损失分别只有1.1%和0.8%,并且不会带来任何时序开销.
[Abstract]:This paper proposes three low power optimization strategies for income instruction Cache in superscalar architecture. The first is conditional amplification based on Cache circuit. It turns off the drive output of the sensitive amplifier to the memory array based on the result of flag matching, followed by the dynamic voltage regulation technology based on the Cache line, which only provides the normal operating voltage for the currently visited Cache line. The rest of the Cache lines are in low voltage dormant state. Finally, the short loop program based instruction recovery technology, which reduces redundant access to Cache by repeated use of expired instructions. This low power design can reduce the total power consumption of the instruction Cache by 72.4% and 84.3 respectively under SPEC and PowerStone benchmark, while the IPC loss of the processor is only 1.1% and 0.8, respectively, without any timing overhead.
【作者单位】： 西安微电子技术研究所;
【基金】：国家“八六三”计划项目(2011AA120204) “十二五”民用航天某预研项目(YY2011-012(D020201))
【分类号】：TP332

【参考文献】

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【共引文献】

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本文编号：1635640