网络处理器中多核共享DDR控制器的设计与优化

发布时间：2018-03-24 09:43

  本文选题：XDNP　切入点：DDR控制器　出处：《西安电子科技大学》2013年硕士论文

【摘要】：随着网络带宽和数据流量的急剧增长，这使得对路由器带宽和处理速度要求越来越高，基于通用处理器和专用集成电路的传统路由器已经不能满足这一要求。为此，，人们提出了基于MPSoC(片上多核系统)体系的网络处理器。它是一种可编程处理器，通过集成多个处理器以及采用硬件多线程技术，具有高效的并行处理功能和灵活的编程能力；同时采用共享存储器的方式，采用片外DRAM存储大容量数据。所以，DRAM的带宽和访问延迟是决定网络处理器能否进行高速存储数据的关键，如何设计并实现高性能的DRAM控制器就显得尤为重要。 本文以XDNP网络处理器为背景，以DDR作为片外DRAM，研究并设计出XDNP的多核共享DDR存储控制器。首先根据DDR控制器在XDNP中的功能，给出DDR控制器的设计要求，基于该要求对DDR控制器的整体结构进行设计，对功能模块进行划分及各个功能模块进行详细的论述，并对初始化状态和读写状态机的设计进行说明；然后针对该DDR控制器的结构进行分析，结果表明DDR控制器存在性能瓶颈。为了解决这个瓶颈，必须采取相应的优化策略对DDR控制器的性能进行优化。接着结合XDNP中DDR控制器本身的特点以及现有的DDR控制器优化技术，采用了基于指令预取、基于open page以及基于bank interleaving这三个优化策略。根据这三个优化策略，对DDR控制器的结构进行改进和模块的划分，并对新增模块进行论述。最后就DDR控制器的读写状态机的设计进行改进。 本文采用Verilog语言完成了DDR控制器各个功能模块的RTL级设计，并完成了控制器的功能验证和性能分析。验证的结果证明了DDR控制器功能的正确性，同时对优化前后的DDR控制器连续执行多条指令时间和运行30ms的数据量进行了统计和对比，对比的结果表明优化后的DDR控制器性能有了较为明显的提高。
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【学位授予单位】：西安电子科技大学
【学位级别】：硕士
【学位授予年份】：2013
【分类号】：TP332

【参考文献】

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本文编号：1657743