基于FPGA的DDR3 SDRAM控制器的设计与优化

发布时间：2018-04-11 06:27

  本文选题：FPGA + DDR　； 参考：《电子科技》2016年11期

【摘要】：为解决超高速采集系统中的数据缓存问题,文中基于Xilinx Kintex-7 FPGA MIG_v1.9 IP核进行了DDR3SDRAM控制器的编写,分析并提出了提高带宽利用率的方法。最终将其进行类FIFO接口的封装,屏蔽掉了DDR3 IP核复杂的用户接口,为DDR3数据流缓存的实现提供便利。系统测试表明,该设计满足大容量数据缓存要求,并具有较强的可移植性。
[Abstract]:In order to solve the problem of data cache in ultra-high speed acquisition system, the DDR3SDRAM controller is compiled based on Xilinx Kintex-7 FPGA MIG_v1.9 IP core, and the method of improving bandwidth utilization is analyzed and put forward.Finally, the FIFO interface is encapsulated, and the complex user interface of DDR3 IP core is shielded, which facilitates the implementation of DDR3 data stream cache.The system test shows that the design meets the requirement of large capacity data cache and has strong portability.
【作者单位】： 国防科学技术大学电子科学与工程学院;
【分类号】：TP333
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本文编号：1734806