基于Verilog HDL的IIC总线IP核设计

发布时间：2018-05-02 09:21

  本文选题：专用集成电路 + IIC总线IP核设计　； 参考：《电子器件》2015年06期

【摘要】：设计片上系统时往往需要各种数据接口,为了解决片上系统间的数据传输的实际需求,设计了一种更为简捷的IIC总线接口,并利用Verilog HDL语言进行了IIC总线IP核的设计,使得所设计的IIC总线接口具有良好的移植性,实现了不同速率模式下的数据传输,可以方便地应用到片上系统、各类集成电路数据接口等设计中。
[Abstract]:In order to solve the actual demand of data transmission between systems on a chip, a more simple IIC bus interface is designed, and the IP core of IIC bus is designed by using Verilog HDL language. The designed IIC bus interface has good portability and realizes data transmission in different rate modes. It can be easily applied to the design of on-chip system and all kinds of integrated circuit data interfaces.
【作者单位】： 东南大学电子科学与工程学院;东南大学国家ASIC中心;
【分类号】：TP336

【参考文献】

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【共引文献】

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本文编号：1833309