基于FPGA的高速串行数据收发接口设计

发布时间：2018-05-10 20:00

  本文选题：高速串行协议 + JESDB　； 参考：《电子技术应用》2017年06期

【摘要】：针对传统ADC/DAC应用中采样数据并行传输存在线间串扰大、同步难等问题,设计了一种基于高速串行协议——JESD204B的数据收发接口。以Xilinx公司V7系列FPGA为核心控制单元设计电路,在单通道传输速率为6 Gb/s的条件下完成数据收发测试,验证了传输过程中数据的同步性、准确性及整体方案的可行性。设计结果表明,这种串行传输方式不仅解决了并行传输所带来的诸多问题,还降低了制板设计时PCB布线的复杂程度、减少了板层数量、节约了成本。
[Abstract]:Aiming at the problems of large crosstalk between lines and difficult synchronization in parallel transmission of sampled data in traditional ADC/DAC applications, a data transceiver interface based on high speed serial protocol, JESD204B, is designed. Taking V7 series FPGA of Xilinx Company as the core control unit, the circuit is designed and tested under the condition of single channel transmission rate of 6 Gb/s, which verifies the synchronicity, accuracy and feasibility of the whole scheme in the process of data transmission. The design results show that the serial transmission not only solves many problems brought about by parallel transmission, but also reduces the complexity of PCB routing, reduces the number of board layers and saves the cost.
【作者单位】： 中国科学院电子学研究所;中国科学院大学电子电气与通信工程学院;
【分类号】：TN791;TP334.7

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本文编号：1870669