一种改进的基4-Booth编码流水线大数乘法器设计

发布时间：2018-06-22 14:17

  本文选题：Booth编码 + wallace压缩　； 参考：《微电子学与计算机》2014年01期

【摘要】：大数乘法器是密码算法芯片的引擎,它直接决定着密码芯片的性能.由此提出了一种改进的基4-Booth编码方法来缩短Booth编码的延时,并提出了一种三级流水线大数乘法器结构来完成256位大数乘法器的设计.基于SMIC0.18μm工艺,对乘法器设计进行了综合,乘法器的关键路径延时3.77ns,它优于同类乘法器.
[Abstract]:Large-number multiplier is the engine of cipher algorithm chip, which directly determines the performance of cipher chip. An improved basis 4-Booth coding method is proposed to shorten the delay of Booth coding, and a three-level pipelined multiplier structure is proposed to complete the design of 256-bit large multiplier. Based on SMIC 0.18 渭 m process, the multiplier design is synthesized. The key path delay of multiplier is 3.77ns, which is superior to the similar multiplier.
【作者单位】： 清华大学微电子学研究所;
【基金】：国家“八六三”计划(2012AA012402) 国家自然科学基金(61073173) 清华大学自主研发计划(2011Z05116)
【分类号】：TP332.22

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本文编号：2053101