基于动态目标阻抗的DDR3电源完整性仿真

发布时间：2018-07-12 17:49

  本文选题：DRRDIMM + 电源完整性　； 参考：《计算机工程与科学》2014年03期

【摘要】：DDR3存储器已经成为目前服务器和计算机系统的主流应用,虽然DDR3采用双参考电压、片上校准引擎、动态ODT、fly-by拓扑以及write-leveling等技术在一定程度上提高了信号完整性,但高数据率DDR3的设计实现仍然比较困难。由于DDR3总线属于高速并行总线,同步开关噪声与电源本身的噪声耦合在一起,共同影响数据信号的质量。考虑到芯片实际工作电流并非恒定不变,而是一种动态变化的频率相关源,提出了一种新的基于目标阻抗与动态目标阻抗的混合仿真与设计流程,在前仿真阶段采用恒定目标阻抗,在后仿真阶段采用动态目标阻抗为设计目标,仿真结果证实了该方法的有效性,实现了设计优化速度与精度的权衡折衷。
[Abstract]:DDR3 memory has become the mainstream application of server and computer system. Although DDR3 uses dual reference voltage, on-chip calibration engine, dynamic ODTTfly-by topology and write-leveling to a certain extent, the signal integrity is improved. However, the design and implementation of high data rate DDR 3 is still difficult. Because DDR3 bus belongs to high speed parallel bus, the synchronous switching noise is coupled with the noise of the power supply itself, which affects the quality of the data signal together. Considering that the actual working current of the chip is not constant, but a dynamic frequency dependent source, a new hybrid simulation and design flow based on target impedance and dynamic target impedance is proposed. The constant target impedance is used in the pre-simulation phase and the dynamic target impedance is used as the design objective in the post-simulation stage. The simulation results show that the method is effective and the tradeoff between the speed and precision of the design optimization is achieved.
【作者单位】： 国防科学技术大学计算机学院;
【基金】：国家自然科学基金资助项目(60873212)
【分类号】：TP333

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本文编号：2117993