基于FPGA的稀疏矩阵向量乘的设计研究

发布时间：2018-07-26 06:58

【摘要】：作为典型的不规则算法,稀疏矩阵向量乘的计算过程具有非常低的访存局部性和计算访存比,因此在基于cache的通用处理器上计算效率很低。提出了一种面向可重构计算平台的基于IEEE-754浮点数据格式标准的稀疏矩阵向量乘算法加速器的设计。在一维划分的行压缩稀疏矩阵数据存储技术以及计算部件的流水化设计的基础上,提出了一种基于单个浮点加法器的无阻塞累加器设计。通过实验验证表明,简化了算法的设计提高了算法执行的并行度和外部存储器的带宽利用率,获得了相对于传统处理器1.37-2.60倍的性能加速比。
[Abstract]:As a typical irregular algorithm, the computation process of sparse matrix vector multiplication has very low memory access locality and memory access ratio, so the computation efficiency is very low on the general purpose processor based on cache. The design of a sparse matrix vector multiplication algorithm accelerator based on IEEE-754 floating point data format standard for reconfigurable computing platform is proposed. Based on the data storage technology of one-dimensional row compression sparse matrix and the pipelining design of computing components, a non-blocking accumulator design based on a single floating-point adder is proposed. The experimental results show that the proposed algorithm can improve the parallelism of the algorithm execution and the bandwidth utilization of the external memory, and obtain a performance speedup ratio of 1.37-2.60 times that of the traditional processor.
【作者单位】： 西南石油大学电气信息学院;电子科技大学电子工程学院;
【基金】：国家重大专项课题资助项目(2008ZX05026-001-09) 四川省教育厅资助项目(112B020) 西南石油大学校自然科学基金资助项目(2012XJZ021)
【分类号】：TP332

【参考文献】

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【共引文献】

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3 卢s，

本文编号：2145218