基于高速缓存负荷均衡的动态二进制翻译研究

发布时间：2018-09-03 15:24

【摘要】：针对动态翻译时指令和数据高速缓存访问负荷大幅增加且增幅不均衡导致翻译器性能下降的问题,提出基于指令高速缓存与数据高速缓存访问负荷动态均衡的软硬件协同翻译方法.该方法为处理器设计高速缓存负荷平衡状态,该状态将数据高速缓存分为普通区和负荷平衡区(load balancing area,LBA),普通区缓存正常的程序数据,负荷平衡区通过负荷转化通道(load transforming channel,LTC)吸收动态翻译器调度器地址空间转换操作在指令高速缓存上产生的部分负荷,以提高数据高速缓存利用率.EEMBC(embedded microprocessor benchmark consortium)测试基准实验结果表明,在同等处理器资源的情况下,该方法将指令高速缓存访问次数平均减少35%,数据高速缓存访问次数平均减少58%,动态翻译器综合性能提高171%.
[Abstract]:Aiming at the problem that instruction and data cache access load increases greatly and the increase is uneven in dynamic translation, the translator performance is degraded. A software / hardware co-translation method based on dynamic equalization of instruction cache and data cache access load is proposed. In this method, the buffer load balance state is designed for the processor, which divides the data cache into normal area and load balance area (load balancing area,LBA), and the normal program data is cached in the ordinary area. The load balance area absorbs part of the load generated by the dynamic translator scheduler address space translation operation on the instruction cache through the load conversion channel (load transforming channel,LTC), in order to improve the data cache utilization rate. EEMBC (embedded microprocessor benchmark consortium) benchmark test results show that, In the case of the same processor resources, the method reduces the average number of instruction cache access by 35, data cache access times by 58, and dynamic translator performance increases by 171.
【作者单位】： 浙江大学超大规模集成电路设计研究所;专用集成电路与系统国家重点实验室(复旦大学);
【基金】：中央高校基本科研业务费专项基金项目(2012QNA5004)
【分类号】：TP332;TP314

【参考文献】

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【共引文献】

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