FPGA数据总线宽度不相等的双口RAM的设计

发布时间：2018-09-05 09:20

【摘要】：目前双口RAM两个端口的数据总线宽度相等,而实际应用中,存在着双口RAM两个端口连接的系统的数据总线宽度不相等的问题,为此提出两个端口数据总线宽度不同的双口RAM的FPGA设计方法,双口RAM内部存储器的个数根据2个数据总线宽度比进行设计,在数据总线宽度小的端口设计逻辑控制电路,满足该端口分时进行的读写操作;根据这种双口RAM的读写操作特点,两个端口同时对某一存储单元进行读写操作时,设计存储单元数据总线宽度小的端口具有读写优先权的仲裁机制。对应用Verilog HDL设计的这种双口RAM进行了综合仿真测试,结果表明该双口RAM读写操作正确,具有可行性和实用性。
[Abstract]:At present, the data bus width of the dual port RAM port is equal, but in practical application, the data bus width of the system connected with the dual port RAM port is not equal. In this paper, a FPGA design method for dual-port RAM with different widths of two ports data bus is proposed. The number of dual-port RAM internal memory is designed according to the ratio of two data bus widths, and the logic control circuit is designed on the ports with small data bus width. According to the read and write operation characteristics of the dual-port RAM, when two ports read and write to a memory cell at the same time, The design of memory cell data bus width of small ports with read and write priority arbitration mechanism. A comprehensive simulation test of the dual-port RAM designed by Verilog HDL is carried out. The results show that the dual-port RAM is correct, feasible and practical.
【作者单位】： 广西科技大学电气与信息工程学院;
【基金】：广西科学基金(桂科自2011GXNSFA018153)、(桂科自0991067) 广西教育厅科研项目(2013LX092)资助
【分类号】：TP333;TN791

【参考文献】

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【共引文献】

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【二级参考文献】

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本文编号：2223852