采用Karatsuba算法在FPGA上实现双精度浮点乘法
发布时间：2019-05-11 20:13
【摘要】：双精度浮点运算广泛应用于数值计算和信号处理中,在IEEE754标准中实现两个双精度浮点乘法需要一个53 bit×53 bit的尾数乘法器,这样的一个乘法器若采用FPGA实现需要大量的硬件资源。将Karatsuba算法应用于浮点运算器中,采用FPGA实现了一个浮点乘法器,与传统方法相比该乘法器占用硬件资源较少。
[Abstract]:Double precision floating point operation is widely used in numerical calculation and signal processing. It requires a 53 bit 脳 53 bit tail multiplier to implement two double precision floating point multiplication in IEEE754 standard. Such a multiplier needs a lot of hardware resources if FPGA is used to implement such a multiplier. The Karatsuba algorithm is applied to the floating-point arithmetic, and a floating-point multiplier is implemented by using FPGA. Compared with the traditional method, the multiplier takes up less hardware resources.
【作者单位】： 西安石油大学计算机学院;
【基金】：国家自然基金资助项目(编号:51074125)
【分类号】：TP332.22
[Abstract]:Double precision floating point operation is widely used in numerical calculation and signal processing. It requires a 53 bit 脳 53 bit tail multiplier to implement two double precision floating point multiplication in IEEE754 standard. Such a multiplier needs a lot of hardware resources if FPGA is used to implement such a multiplier. The Karatsuba algorithm is applied to the floating-point arithmetic, and a floating-point multiplier is implemented by using FPGA. Compared with the traditional method, the multiplier takes up less hardware resources.
【作者单位】： 西安石油大学计算机学院;
【基金】：国家自然基金资助项目(编号:51074125)
【分类号】：TP332.22
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本文编号：2474815
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