40nm工艺多端口寄存器文件的全定制设计与实现

发布时间：2019-07-19 19:52

【摘要】：新型微处理器中寄存器文件的数量越来越多，寄存器文件延时、面积和功耗占芯片各项指标的比重日益显著。高性能处理器中寄存器文件性能成为影响其性能的重要因素，如何更好提升寄存器文件的性能成为现阶段研究的重点。本课题对寄存器文件相关的设计理论和实现技术进行深入研究，，以实现高性能为主要目标对寄存器文件进行设计与优化，并在40nm CMOS1P9M工艺下，采用全定制方法设计实现一款6R5W、32×78位的寄存器文件。模拟结果表明整个寄存器文件版图的读“1”延时为367ps，与半定制方法相比，时钟频率提升52.3%，满足2GHz的设计要求。本文主要工作及贡献有以下几个方面： 1.设计了一种新的两级奇偶动态译码结构，通过控制地址最低位使得一个译码器可以产生奇偶两个字线信号。这种设计结构使译码器数目减少50%，相对静态译码，性能提升25%。 2.在寄存器文件中采用一种新的存储结构，该结构与控制信号协调使用可以实现写后读操作。采用这种结构的寄存器文件不仅能够很好的满足设计要求，而且可以简化读操作电路结构。 3.采用预估负载的方法选择合适的驱动单元，改善版图设计中信号驱动过大或过小的问题，并解决因此产生的延时较大问题。 4.对寄存器文件功能模型、LEF物理视图和LIB时序模型进行提取，提高寄存器文件的可重用性。此外，还对寄存器文件的可扩展性进行研究，提出一种可以灵活增加字线和位线数目的方法，并通过实验分析该方法对延时的影响程度。上述研究成果显著降低了寄存器文件延时并将应用于工程项目中，该研究成果为40nm以下工艺寄存器文件的研究积累了丰富经验。
【图文】：
寄存器文拌位置

“简单”又复杂。整体结构由译码器、单元组成。虽然这些电路单元的逻辑很大，从而形成比较复杂的电路设计问题究意义器的性能已经和微处理器不相匹配，而为处理器和存储器的延时对数的差距图[理器延时在 1980 年到 1986 年每年提高约%，2004 年到 2010 年每年提高约 20%。次，访问延时每年只有约 7%的性能增长速度与处理器运行速度的不匹配，即“储器层次结构，如图 1.1所示。在冯诺依和数据是相对簇聚的。这一特征使得CP容量小而且速度快的存储器中来满足性
CPU与存储器性能增长对比

时间1980 1985 1990 1995 2000 2005 2010图 1.2 CPU 与存储器性能增长对比提高整个 CPU 的性能，就必须提高 CPU 内寄存器文件的性能。寄存器文件提高可以从以下两个方面着手：采用先进的制造工艺。制造工艺的发展趋势是向着高密度、高集成化的方向发展。密度越高的 IC 电路设计，意味着在同样大小面积的芯片上，可以拥有密度更高、尺寸更小、性能更高、功能更复杂的电路。电路设计技术的优化。主要针对电路结构的优化和晶体管尺寸的优化。比如分级的字线和位线产生电路，动态电路设计中为了更好的控制电路及其信号脉冲宽度，采用一种自复位CMOS电路[4]产生等。此外，为了增加电路驱动能力可以进行电路尺寸的调整等。1.2 国内外研究现状存器文件的性能、面积和功耗是评价寄存器文件的重要指标。不同要求的对这些指标的侧重点不同，比如：一款以低功耗为主的处理器，在寄存器
【学位授予单位】：国防科学技术大学
【学位级别】：硕士
【学位授予年份】：2013
【分类号】：TP332.11

【参考文献】