快速非均匀时钟网格结构的设计与优化

发布时间：2019-09-25 23:35

【摘要】：时钟网络的设计是现代高性能微处理器设计中最重要、最具挑战性的任务之一。时钟网格结构因其具有时钟偏差小、片上误差小、驱动能力强等特点，而被应用于高性能微处理器时钟网络的设计中。但是，由于时钟网格结构本身的特殊性，引入了新的设计难题，一方面现有的EDA工具支持不够完善，另一方面时钟网格结构的“冗余”性会产生大量的功耗，这限制了时钟网格结构的广泛使用。本文从提高芯片性能和降低功耗两个角度出发，深入研究了时钟网格结构功耗和时钟偏差的优化技术，提出了以优化时钟网格总线长和驱动buffer为目标的功耗优化方法，及基于负载边界二次分割的时钟偏差优化方法，同时解决了现有EDA工具设计不足的问题。本文的主要工作和成果有：第一，针对EDA工具对于全局网格设计能力的不足，制定了以降低时钟网格结构的功耗为目的的优化策略，实现了一种以时钟网格总线长最小的快速全局网格规划BDA算法。经过模型修正后的BDA算法，可以最大程度的减少线电容所引起的功耗问题，能有效地降低时钟网格结构的功耗。第二，采用以负载边界作为当前驱动buffer的预估总负载，实现自适应的驱动buffer的设计方法，解决了传统驱动buffer设计方法导致的功耗问题。第三，针对初始时钟网格结构中存在时钟偏差较大的问题，在明确产生的具体原因之后，本文提出了一种二次分割负载边界的优化策略。实验证明了此方法以换取较小功耗的增大，有效地解决了时钟偏差较大的问题。最后结合工程中的具体设计模块进行验证，结果表明本文提出的快速非均匀时钟网格结构设计方法与传统均匀和非均匀时钟网格结构设计方法相比，时钟偏差分别增大16.5%、6.015%，而动态功耗分别降低20.2%、17.35%。由此可见，在确保时钟偏差不发生严重违例的情况下，，可以有效地降低时钟网格结构的功耗。本文所有的研究成果，都已实现为可用的辅助软件工具和工程脚本，对推进时钟网格结构在高性能微处理器时钟网络设计中的广泛使用和进一步的研究具有一定的工程价值和借鉴意义。
【学位授予单位】：国防科学技术大学
【学位级别】：硕士
【学位授予年份】：2013
【分类号】：TP332

【参考文献】