鱼骨型时钟结构的研究与实现

发布时间：2019-10-17 03:26

【摘要】：现代高性能处理器需要高速的数据传输与处理能力，时钟树作为处理器时钟信号传输载体，直接影响着整个处理器的性能。时钟树结构的选择及其设计是处理器达到高性能的重要环节之一。处理器通常采用平衡树型时钟结构，其特点是传播延时（latency）大、时钟偏差（skew）大、片上误差（OCV）大，，而这些因素会直接导致处理器性能下降甚至不能工作。因此设计低latency、低skew、低OCV的时钟结构已成为高性能处理器设计的关键技术之一。时钟结构主要有两种：树形结构与网状型结构。树形结构设计是目前比较成熟的技术，EDA工具能够自动实现，广泛应用于集成电路时钟设计；而网状型时钟结构需要大量的手工调整，但它能满足高性能处理器所需的性能指标。本文在国内外相关研究成果的基础上，以纳米工艺下的高性能处理器时钟树结构及其设计实现为研究对象，对鱼骨型(fishbone，FB)时钟结构展开了深入研究。本文的主要工作和创新点包括: 1.为了支持电路级的FB分析和研究，建立了FB电路模型。分析了互连线延时模型的精度与实用情况，采用精度较高的Π模型与分布RC模型相结合给FB网络建立电路模型。 2.根据FB时钟结构，设定结构中各部分参数，采用建立好的电路模型在SPICE中模拟，对产生的多项指标进行全面分析与预估。实验证明该模型的精度与实现后的FB时钟网络基本一致，精度达到95%以上。 3.为了使网状时钟能够自动在EDA中实现，本文结合实践开发了一套能够针对FB网状时钟结构自动实现的算法和工具，大大提高了实现网状时钟的效率。 4.结合网状型与平衡树各自的优势，实现了两者相混合的时钟结构（fishbone-balance-tree，FBT），既能达到比较小的latency与skew又能在关键路径实现有用时钟偏差（useful skew），进一步提高处理器性能。
【图文】：

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也就是将综合出来的门级网表转换成版图信息需要满足设计的时序、面积、功耗等要求，它是一个当设计没有达到要求时，需要反复迭代，有些时候还。基于标准单元的半定制物理设计需要用到许多不同密相连。图 1.2 给出了后端物理设计一般流程图。

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国防科学技术大学研究生院工程硕士学位论文存器，从而导致系统功能的错误。因此它是后端物理设计的关键步骤有基于标准单元的 ASIC 设计流程中，通常将时钟网络在综合阶段设置，在物理设计阶段进行时钟树综合[10]。时钟网络设计的优劣与否，主钟树综合后的两个特征参数：传播延时与偏差。1.2.2.1 传播延时时钟信号的传播延时（latency）又被称为插入延迟（insertion delay），分，即时钟源（clock source）插入延迟和时钟网络（clock network）插源插入延迟是来自系统（即时钟源或来自芯片）到当前芯片（或到当根节点（clock root pin）之间的延迟，时钟网络插入延迟是时钟树的延源到时钟树寄存器的插入延迟事实上包括了两者之和（如图 1.4），即。在理想时钟的情况下，人们假定时钟网络插入延迟为零。在时钟树传播延时的数值会直接用来对偏差做计算和固定[7]。
【学位授予单位】：国防科学技术大学
【学位级别】：硕士
【学位授予年份】：2012
【分类号】：TP332

【参考文献】