面向IP包处理的微引擎处理器功能验证方法研究
发布时间：2019-10-18 04:04
【摘要】：随在过去的十年间，随着互联网行业的快速发展，人们要求网络处理器在面对不断更新的网络协议和快速增加的网络带宽时具有更强的处理能力，而作为网络处理器数据处理核心的微引擎处理器的吞吐量优化成为了网络处理器体系结构优化的重要方向。随着硬件多线程技术的应用，微引擎处理器的设计复杂度不断提高，而设计复杂度的提高将带来验证复杂度成倍的提高。因此，微引擎处理器的功能验证已经成为微引擎处理器设计的瓶颈，如何对微引擎处理器进行全面的功能验证是我们必须面对的难题。 本文重点研究了微引擎处理器的功能验证技术。微引擎处理器采用了五级流水线和硬件多线程技术，同时拥有将近六十条面向IP包处理的专用指令，难以通过对指令空间进行遍历来实现全面验证，因此采用功能覆盖率和代码覆盖率作为验证的收敛条件。通过建立完备的覆盖率模型，以覆盖率的收敛条件作为验证目标来实现对微引擎处理的功能验证。 本文首先采用基于约束随机的验证方法对微引擎处理器进行了验证，在验证过程中发现了很多功能缺陷，之后对这种方法的缺点进行了分析，，提出了基于覆盖率驱动的验证方法，这种方法采用覆盖率收敛技术，以对指令进行树形结构分类为前提，利用覆盖率模型的反馈信息对树形结构进行层次化的剪枝，加速了覆盖率的收敛，最终达到了之前设定的收敛条件，并在很大程度上提高了验证的效率，有效的完成了微引擎处理器的功能验证。
【图文】：
图 1.1 网络处理器芯片 XDNP 总体方案框图M 内核RM 处理器是对 ARM V4 体系结构的一种变形。它属于 R指令集，能进行可配置字节存放顺序的 32 位算术运算，协处理器负责，拥有内置串口，支持虚拟存储器和一个内在 XDNP 中，StrongARM 用于运行像 Linux 这样的传统操栈的更高层以及引起异常的任何包，不用于常规快速通路理器 XDPEP 网络处理器系统中，总共包含 6 个微引擎处理器 XDPE线程的 32bits 的可编程的 RSIC 处理器，采用阻塞式多线程 次操作的总体运行性能。XDPE 的处理能力适用于 IP 包校验和修改，控制 IP 包的缓存，路由查找等功能。6 个 X第三层数据分组 300 万个。XDPE 的核心工作频率和 Str2MHz。
在 XDNP 网络处理器中，微引擎处理器 XDPE 是其中的核心模块，六个 XDPE协同工作，共同完成数据平面 IP 包的转发工作。XDPE 属于 RSIC 体系结构，拥有将近六十种类型的指令，指令数目相对较多，同时采用了硬件多线程结构，使其复杂度进一步提高，因此其验证难度很大，所以对于 XDPE 的功能验证来讲，根据其特点制定良好的验证策略至关重要。3.1 XDPE 的体系结构3.1.1 XDPE 的总体结构XDPE 是一个基于 RSIC 架构的硬件多线程处理器，采用五级流水线的体系结构，支持 32 比特的 RSIC 指令集，采用 BMT 机制最大限度的提高了处理器整体吞吐率性能，并实现了零开销的线程切换，专用于网络包处理领域。XDPE 支持四个线程，拥有可编程的 1K 字（32 位）指令存储单元、128 个 32 比特的通用寄存器、128 个 32 比特的传输寄存器以及功能强大的逻辑运算单元（ALU）和移位器，其具体结构如图 3-1 所示。
【学位授予单位】：西安电子科技大学
【学位级别】：硕士
【学位授予年份】：2012
【分类号】：TP368.11;TN47
本文编号：2550892
【图文】：
图 1.1 网络处理器芯片 XDNP 总体方案框图M 内核RM 处理器是对 ARM V4 体系结构的一种变形。它属于 R指令集，能进行可配置字节存放顺序的 32 位算术运算，协处理器负责，拥有内置串口，支持虚拟存储器和一个内在 XDNP 中，StrongARM 用于运行像 Linux 这样的传统操栈的更高层以及引起异常的任何包，不用于常规快速通路理器 XDPEP 网络处理器系统中，总共包含 6 个微引擎处理器 XDPE线程的 32bits 的可编程的 RSIC 处理器，采用阻塞式多线程 次操作的总体运行性能。XDPE 的处理能力适用于 IP 包校验和修改，控制 IP 包的缓存，路由查找等功能。6 个 X第三层数据分组 300 万个。XDPE 的核心工作频率和 Str2MHz。
在 XDNP 网络处理器中，微引擎处理器 XDPE 是其中的核心模块，六个 XDPE协同工作，共同完成数据平面 IP 包的转发工作。XDPE 属于 RSIC 体系结构，拥有将近六十种类型的指令，指令数目相对较多，同时采用了硬件多线程结构，使其复杂度进一步提高，因此其验证难度很大，所以对于 XDPE 的功能验证来讲，根据其特点制定良好的验证策略至关重要。3.1 XDPE 的体系结构3.1.1 XDPE 的总体结构XDPE 是一个基于 RSIC 架构的硬件多线程处理器，采用五级流水线的体系结构，支持 32 比特的 RSIC 指令集，采用 BMT 机制最大限度的提高了处理器整体吞吐率性能，并实现了零开销的线程切换，专用于网络包处理领域。XDPE 支持四个线程，拥有可编程的 1K 字（32 位）指令存储单元、128 个 32 比特的通用寄存器、128 个 32 比特的传输寄存器以及功能强大的逻辑运算单元（ALU）和移位器，其具体结构如图 3-1 所示。
【学位授予单位】：西安电子科技大学
【学位级别】：硕士
【学位授予年份】：2012
【分类号】：TP368.11;TN47
【引证文献】
相关硕士学位论文 前4条
1 赵伟峰;网络处理器中异步访问DRAM存储控制系统的设计与优化[D];西安电子科技大学;2013年
2 赵彦尚;网络处理器微引擎的设计、验证与实现[D];西安电子科技大学;2013年
3 毕萍萍;时钟控制单元代码自动生成技术的实现及验证[D];西安电子科技大学;2013年
4 姜春辉;基于System Verilog对TDM模块的验证[D];西安电子科技大学;2013年
本文编号：2550892
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