基于ARM9的高速缓存和内存管理单元的电路设计与实现

发布时间：2019-11-09 17:49

【摘要】：微处理器（Micro Processor）设计的难题之一在于其有限的片内存储器资源不能满足日益增大的用户程序的需求。通常，设计者会采用大容量的片外存储器来解决上述问题。但是，微处理器的高速工作频率与片外存储器的低速读取速度不在一个数量级上，这在很大程度上会限制微处理器的性能和效率。在现代微处理器中，多层次存储体系成为了缩小存储器间距（Memory Gap）的有效方案，即在微处理器和主存储器之间插入一级或多级高速缓存（Cache），以减少微处理器对低速存储器的访问次数。因此，设计一款高性能的高速缓存对于提高微处理器的性能及效率至关重要。随着嵌入式产品的不断发展，人们对嵌入式设备的要求也越来越高。在现代微处理器中，运行的不仅仅是单个应用程序，，往往还需要运行一些复杂的嵌入式操作系统（Embedded Operation System），如Linux、Windows CE、Android等。这些多任务的操作系统在执行进程切换时以及各进程间地址空间保护上，需要内存管理单元（MMU）的支持。由此可见，内存管理单元也是现代微处理器设计的核心技术之一。本文正是针对上述问题，以ARM9软核为主要的研究对象，设计了与该内核相匹配的高速缓存和内存管理单元。本文首先从高速缓存和内存管理单元的体系结构、工作原理、涉及的算法和设计要素等方面入手，深入地分析了各项参数对设计的影响；在充分考虑了产品的使用环境、面积和功耗等因素之后，确定出了高速缓存和内存管理单元的各项参数和电路结构，并制定设计方案。接着，根据设计方案，本文采用自顶向下的设计方法，用较长的篇幅详细地介绍了电路设计的过程。最后，分别对设计进行了模块仿真、软硬件协同仿真、综合和静态时序分析以及原型验证，并对设计的性能进行了分析。实验结果表明，本文设计的高速缓存和内存管理单元功能完全正确，在基准测试程序下的命中率达97.81%，加入了高速缓存和内存管理单元之后，存储器的性能提升为2.11倍。
【学位授予单位】：电子科技大学
【学位级别】：硕士
【学位授予年份】：2013
【分类号】：TP333;TN47

【参考文献】