数字信号变换函数在多簇VLIW DSP上的优化

发布时间：2019-11-16 09:30

【摘要】：针对BWDSP100体系结构特点,基于循环展开、指令调度以及软件流水等并行优化技术,结合多簇超长指令架构的特点,通过使用超算硬件指令、零开销循环、指令重新编排与并行等方法对BWDSP100数字信号处理函数库中的函数实施并行化,并基于库中原有的顺序版本实现并行优化版本。实验结果表明,在4宏并行化模式下,所有函数加速比达到9以上,90%的函数加速比超过10,平均加速比为11.12。
【图文】：

硬件结构图,硬件结构,流水线

宏由8个算术逻辑单元(ArithmeticLogicUnit，ALU)、4个乘法器(Multiplier，MUL)、2个移位器(Shifter，SHF)、1个超算器(SuperUnit，SPU)和1个通用寄存器组组成。每个通用寄存器组包含64个寄存器，编号为Ｒ0～Ｒ63。(3)包含3个地址产生器，编号为U，V，W，结构相同，相互独立工作，使用哪个地址产生器由指令决定。每个地址产生器内部包含16个寄存器，编号为0～15。(4)共有11级流水线，分别为取指3级、指令缓冲池3级、译码2级、取操作数1级、执行1级和写回1级，采用多级取指支持分支预测，以减少流水线的性能开销。图1BWDSP100硬件结构48

算法,循环展开,并行化

第42卷第3期甄扬，顾乃杰，叶鸿:数字信号变换函数在多簇VLIWDSP上的优化算法2的实现性能平均提升1．5倍。算法1～算法3的性能比较如图2所示。图2算法1～算法3的性能比较4．2并行实现级优化进一步发掘并行性的潜力，按照3．3节介绍的方法对算法3进行循环展开，得到算法4。该算法性能不够稳定，这是因为随着向量长度的变化，需要处理的循环尾部大小也在变化，导致算法的时间消耗不能严格按照线性递增，而是出现波动。为此，在对循环进行循环展开的同时，在每一路运算的过程中加入零开销循环进行判断，效果相当于一个自动计数器，一旦循环迭代次数达到循环体要求自动跳出，这样得到算法5。该算法性能比较稳定，斜率变化的幅度趋于平滑。算法4和算法5的性能比较如图3所示。图3算法4和算法5的性能比较基于算法5进行循环展开得到算法6。测试结果表明循环展开对性能的提升很明显，算法6相比于算法5的平均加速比为6．96。再按照3．4节介绍的方法对算法6进行指令调度，得到算法7。算法7相对于算法6的平均加速比为1．23。值得注意的是指令调度对循环性能的提升比较稳定，不会受到尾部大小的影响。原因在于它是通过调整循环内部指令的执行次序来提升性能的，对每次循环都有提升作用［15］。算法6和算法7的性能比较如图4所示。图4算法6和算法7的速度比较5整体测试结果BWDSP100信号处理函数库中的例程数量较多，，如果使用所有函数并行化加速比的平均值作为参照标准，则不能真实反映并行化效果。数字信号变换函数属于库中较为底层的基础函数，本文主要对其进行测试。由于多数函数在实现时存在比较复杂的数据依赖关系和多重循环，加之程序中存在的大量分支判断语句和不可并行化的求值计算，使得有些函数难以做到完全意义上的并行化

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