一种优化低电压SRAM灵敏放大器时序的4T双复制位线延迟技术
【图文】：
第３期叶亚东，等：一种优化低电压ＳＲＡＭ灵敏放大器时序的４Ｔ双复制位线延迟技术为了在低电源电压下降低ＳＡＥ的时序变化，本文提出一种４Ｔ双复制位线延迟技术．该设计在传统复制位线技术的基础上，增加另外一根复制位线并提出一种新的４Ｔ复制单元，，不仅降低ＳＡＥ的时序变化，也减小面积开销．２传统复制位线设计与现有技术如图１所示，传统复制位线设计的复制单元使用额外的一列产生ＳＡＥ信号．在读操作开始时，复制位线和读位线预充电到电源电压．首先，读控制信号和读字线信号分别同时激活复制单元和存储单元．然后，复制位线和正常位线的电压被图中复制单元和存储单元的电流拉低．当复制位线电压降低到反相器逻辑输入ＶＴＨ以下时，ＳＡＥ电压将会升高并开始有效．同时，如果正常位线电压差比灵敏放大器的失调电压大，输出是正确的；否则，读操作失效．可配置复制位线技术［３］通过使用变化小的复制单元驱动复制位线以减小复制位线的延迟变化．该技术可以有效降低ＳＡＥ的时序变化，但是它需要给每个ＳＲＡＭ做额外的流片测试．由于该设计的测试成本太高，这使得该技术很难在实际设计中应用．在多级复制位线技术［４］中，复制位线被分为多级，而且在前级与后级之间插入反相器．该设计的缺点是当复制单元一定时，复制位线与正常位线之间的延迟差将会变大，这是因为在低电压操作时插入了反相器的门延迟．除此之外，为了降低较大的随机ＶＴＨ变化，该技术的级数也会变得非常大．图１传统复制位线技术控制时序数字复制位线技术［５－６］用于减小ＳＡＥ的时序变化．该
图２传统设计与提出设计延迟分布图所示为传统复制单元与提出复制单元
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