高速低功耗SRAM研究和设计

发布时间：2020-03-19 09:42

【摘要】： 随着半导体工艺不断等比例缩小,嵌入式存储器在SoC中所占的比重将逐渐增加。到2010年,大约90%的晶圆面积都将被不同功能的存储器所占据。静态随机存取存储器(SRAM)由于高集成度、高速、低功耗以及与逻辑制造工艺良好兼容的特点,使其成为SoC中不可或缺的一个部分。近年来,便携式设备的流行和高性能处理器的需要,对SRAM的性能提出了更高的要求,高速和低功耗设计正成为SRAM设计的主流方向。本文首先对国内外嵌入式SRAM存储器的发展背景进行综述,在对存储单元和基本外围电路工作原理研究的基础上,以TSMC90nm工艺为标准,为SST公司TT240芯片设计了一块1.5Kx32的嵌入式SRAM存储器。在设计过程中,利用分割字线技术和分割位线技术将SRAM分成多个存储阵列块,采用Tracking单元的机制,模拟位线和字线上的负载,通过增加行阵列和列阵列,并采用位线反馈回路的方式,产生全局控制信号。并且采用了带预充机制的锁存型敏感放大器和分级的译码电路,以提高系统工作性能。在版图方面,提出了90nm及以下工艺采用的新型SRAM存储单元版图,并通过优化结构和共享方式,减小了版图的面积。此外,针对TT240的数据安全性要求,将外部电源和存储单元电源分开,通过控制拉低存储单元电压擦除所有数据。基于以上技术,完成了电路和版图设计,并在测试芯片上进行投片,测试结果工作正常符合要求。设计标准(Spec)定义,存储器工作电压范围1.20V-1.32V,工作频率50MHz,最大读写操作平均电流为2mA,最大读取时间7ns。实现了高速低功耗的设计目标。
【学位授予单位】：复旦大学
【学位级别】：硕士
【学位授予年份】：2010
【分类号】：TP333

【引证文献】