抗内部存储单元失效的32位微处理器的研究与实现

发布时间：2020-03-21 10:28

【摘要】：随着科学技术的飞速发展,微处理器被广泛的使用,作为微处理器中的关键器件——存储单元的可靠性受到越来越多的关注。由于存储器件其本身的特性,容易产生SE(Software error)和HE(Hardware error),而存储单元失效的最主要原因是SE。所谓SE就是,存储单元受到α粒子的辐射从而引起单粒子翻转,从而造成存储单元的失效。因此抗存储器件失效成为目前高可靠微处理器设计中的关键。 针对上述问题,本文首先对处理器的体系结构进行了优化,采用经典的RISC架构,32位指令集,三地址格式,小端方式存储。在设计中引入了流水线技术,加大了微处理器的吞吐率,使得部分硬件得以共享,提高了使用率。乘法器部分采用改进的BOOTH算法,与微处理器的性能更加匹配,更加适合高速设备。对于不同的中断情况,设计了7种操作模式,在内部存储系统里面都分配有专门的使用地址,便于异常的进入和返回。在抗存储单元失效方面,对奇偶校验码、循环冗余码、Hamming码以及改进Hamming码这几种EDAC(Error Detection and Correction Code)技术进行了研究和比较。由于内部存储单元一般是单位错很少发生连续多位错误,选取改进的Hamming码进行检错纠错.改进Hamming码其平均无故障工作时间和误检率均优于其他几种。 在设计的实现方面,采用Verilog HDL硬件描述语言对微处理器进行RTL级的编写并通过加入EDAC模块来实现抗存储单元失效的功能。通过使用Debussy进行信号跟踪和结构改进,然后在Modelsim上进行指令的仿真和测试。为了模拟存储单元受到α粒子的影响而产生的存储信息位的翻转,对存储单元随机故障注入,证明设计达到了抗存储单元失效的功能。最后,对代码使用综合工具进行综合,完成抗内部存储单元失效的32位微处理器的设计。
【图文】：

微处理器系统结构框图

小端存储器组织
【学位授予单位】：华中科技大学
【学位级别】：硕士
【学位授予年份】：2011
【分类号】：TP333

【参考文献】

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1 周江;纠错码在容错存储器设计中的应用[J];今日电子;2003年01期

2 汤晓慧,杨军,吴艳,吴建辉;基于Booth算法的32×32乘法器IP核设计[J];电子器件;2005年01期

3 徐建;汪鹏君;;基于CTGAL电路的并行前缀加减法器设计[J];华东理工大学学报(自然科学版);2008年05期

4 左祥慧;李建清;宋爱国;;基于FPGA的空间存储器的纠错系统[J];中国集成电路;2007年12期

5 李跃峰;;几种不同架构的加法器的设计与比较[J];科协论坛(下半月);2008年03期

6 庞会荣;;从8位到32位,MCU全面奏响差异化发展新乐章[J];世界电子元器件;2006年05期

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本文编号：2593199