并行可配置ECC协处理器关键技术研究

发布时间：2020-03-24 17:16

【摘要】： 椭圆曲线密码体制(ECC)的应用范围广泛,标准众多;曲线类型与曲线参数可选择性强;群运算层与曲线层运算算法多种多样;有限域运算的实现方法也非常丰富。然而,ECC应用与实现多样性在带来众多好处的同时,也给ECC硬件实现的兼容性、适用性提出了严峻挑战。另一方面,在高端应用领域,如网络服务器、认证中心(CA),由于安全连接数较大,要求ECC算法芯片能提供高吞吐率的签名认证服务。因此,如何提高ECC算法芯片的灵活性,使其能够在单一芯片上支持曲线参数可配置、多种有限域上的ECC运算,同时又能达到较高的处理速度,成为当前ECC实现技术的研究热点与难点。本文从提高ECC算法芯片的灵活性与运算速度出发,对一款面向高端应用的ECC专用指令协处理器实现的关键技术进行了研究。主要做了以下四个方面的工作: 一、提出了标准射影坐标系统下素数域与二进制域上的ECC点加、倍点并行调度算法。通过增加模乘功能单元与引入临时变量,提高了点加、倍点调度算法中模乘、模加、模减运算的并行度。分析表明,通过这种以空间换时间的方式,点加、倍点并行调度算法运算时间比传统的串行调度算法减小了50%以上。二、提出了一种三时钟模乘处理单元(PE)微结构。通过这种三时钟PE结构代替传统的双时钟结构,对可伸缩双域Montgomery模乘器进行了改进,缩短了模乘器的关键路径延时。在三时钟PE的微结构中,改进了一种双域Wallace混合树型结构对部分积进行压缩。同时,设计了一个高速的混合结构加法器,通过这个加法器把压缩后的冗余形式的中间值转化为常规表示,减少了重定时寄存器的数目。综合结果显示,通过这些改进措施,在SMIC 0.18μm CMOS工艺下,模乘器最大工作频率能达到240MHz,GF(p)域上的256bit模乘运算只需要0.23μs。三、设计了一种可配置模加减器。采用基于字的模加、模减算法,使得模加、模减运算具有了可伸缩性。采用可重构的思想,在同一个硬件电路上实现素数域上的模加、模减和二进制域上的模加运算,减小了硬件实现的整体成本。四、提出了一种软硬件结合的并行可配置ECC实现方案。ECC密码协议和点乘调度算法由主处理器指令和扩展的ECC专用指令编程实现;ECC点加、倍点等运算则由硬件加速协处理器实现。在协处理器中,提出了一种基于超长指令字(VLIW)的并行处理架构对ECC并行调度算法进行映射。这种架构的一个显著特点是VLIW指令的并行性开发不需要专门的软件编译器的支持,而是通过ECC并行调度算法保证。性能分析表明,通过这种并行处理的方式,ECC点乘运算的速度可提高一倍以上。通过以上并行的调度算法、可配置的功能单元、可编程的扩展指令和并行处理的体系结构,提高了ECC算法芯片处理的灵活性,同时又达到了较高的运算速度。
【图文】：

位宽,加法器,时延

每个 4bitCSA的0进位组与l进位组由CRA构成 ;8bit， 16bit， 32bit的cLA均分成 4bit一组的cLA串接而成;P队由劫owles树[55]构成。四种加法器架构在不同位宽时的时延与面积分别如图4.12和图4.13所示。图4.12四种加法器在不同位宽时的时延(l1s)2000图 4.13由图4.12与图4.13可知，四种加法器在不同位宽时的面积(脚褚)CRA延时最大，，面积较小;位宽较大时，P队延时最小，面积最大;在小位宽(4bit)时，CLA比CSA延时小很多，面积却增大不多。因此，可以根据各种加法器的特点，灵活组织，充分发挥各种加法器的优点，设计出一种混合结构的加法器

面积图,位宽,加法器,面积

每个 4bitCSA的0进位组与l进位组由CRA构成 ;8bit， 16bit， 32bit的cLA均分成 4bit一组的cLA串接而成;P队由劫owles树[55]构成。四种加法器架构在不同位宽时的时延与面积分别如图4.12和图4.13所示。图4.12四种加法器在不同位宽时的时延(l1s)2000图 4.13由图4.12与图4.13可知，四种加法器在不同位宽时的面积(脚褚)CRA延时最大，面积较小;位宽较大时，P队延时最小，面积最大;在小位宽(4bit)时，CLA比CSA延时小很多，面积却增大不多。因此，可以根据各种加法器的特点，灵活组织，充分发挥各种加法器的优点，设计出一种混合结构的加法器
【学位授予单位】：解放军信息工程大学
【学位级别】：硕士
【学位授予年份】：2008
【分类号】：TP332

【相似文献】