嵌入式处理器中高速缓存的研究与设计

发布时间：2020-03-26 19:47

【摘要】： 本文来源于西安电子科技大学微电子学院关于网络处理器设计的项目,本文主要是对嵌入式处理器中的高速缓存(Cache)进行研究与设计。 微处理器设计的难题之一就在于其高性能与外存储器的低读取速度极不相配,这在很大程度上限制了微处理器的性能及效率。尽管有多种解决方案解决该问题,但在微处理器中片上Cache是目前被广泛应用的一种有效方法,因此设计高性能的Cache电路至关重要。 本文对Cache设计的主要目的是根据课题设计要求的设计参数,实现Cache的基本功能,在此基础上,使所设计的Cache性能尽可能得到提高。本文在充分理解Cache结构特点的前提下,对Cache进行了详细结构设计,分别设计了16KB的I-Cache以及8KB的D-Cache;并且采用了32路组关联的CAM-RAM结构来实现Cache的轮询操作的查询机制;采用了写回操作的方法实现Cache的写策略,使用了每个Cacheline用两个dirty位的方法来进行标记;本文主要对Cache的数据通路进行全定制的电路设计,详细研究分析了其中关键电路的设计思路,并对部分电路进行Hspice的仿真,以验证该电路是否符合设计的目的;使用SimpleScalar软件对Cache进行性能评估,配置合适的设计参数,对所设计的Cache进行性能上的仿真,最后得到所设计的Cache的性能符合项目要求的结果;将Cache的数据通路进行RTL描述,并将描述的结果与Cache的状态迁移结合在一起进行功能仿真,验证了所设计的Cache功能的正确性。 本文完成了Cache的设计以及功能、性能仿真,仿真结果表明,所完成的设计与预定目标一致。
【图文】：

课题是来源于该项目的子课题，主要是对嵌入式处理器的高速缓存 Cache 进行究与设计。1.2 国内外研究现状目前 CMOS 技术的发展呈现脱离线性伸缩区的趋势，延迟与互连已经成为集电路设计的首要问题。这种发展趋势使在相同面积的芯片上有了更多可用的晶管。为了充分利用半导体技术的成就，满足对处理器性能更高要求，当前商用主流超标量微处理器如 PowerPC，UltraSPARC，MIPS 等，为了达到更高的性能，体系结构上纷纷开发指令级并行性，线程级并行性，，处理器级并行性[3]。在 1986 年以前，微处理器的性能平均每年提高 35%；1987 年之后，微处理器性能则平均每年提高 55%。同时，随着内存技术的发展，存储器的速度也在不提高，但远远不及微处理器速度提高的快，两者之间的差距有越来越大的趋势[6]。料显示，当前最主要的内存的 DRAM 的带宽每年增长 15%—20%，而速度每年仅增长 7%[1]。

第二章 存储系统及其组成单元的概述 中的 CPU 访问相邻的存储空间的内容的概率是很大的，这种25]。空间局部性也保证了系统在采用 Cache 后性能都基本得[10]是由一些高速的存储器构成的，它主要用来优化对主存储U 对主存储器进行写入操作时，它先将数据写入到写缓冲区访问速度很快，这种写入操作的速度将会很快。然后 CPU 就滞，而写缓冲区在适当的时候将以较低的速度将数据写入到置。 所示为 Cache 和主存储系统的结构：
【学位授予单位】：西安电子科技大学
【学位级别】：硕士
【学位授予年份】：2009
【分类号】：TP368.1

【引证文献】

相关博士学位论文 前1条

1 潘伟涛;基于复用的数字集成电路设计关键技术研究[D];西安电子科技大学;2010年

相关硕士学位论文 前5条

1 赵佳良;异构多核网络处理器中高性能共享存储器系统关键技术研究[D];西安电子科技大学;2011年

2 胡涛;面向存储器完整性验证的Cache设计[D];华中科技大学;2011年

3 杨晓刚;DSP中指令Cache的研究与设计[D];江南大学;2012年

4 温振兴;便携式冲击接地试验系统研制[D];西南交通大学;2013年

5 袁潇;DSP处理器中数据Cache的设计和验证[D];西安电子科技大学;2013年

本文编号：2601885