基于FPGA的除法器的设计和实现

发布时间：2020-03-26 23:35

【摘要】：本文以国家重大专项子课题(2008ZX05020 004)为依托,根据项目的需求和将来的发展需要,结合除法器设计领域新的理论与实践进展,独立完成了32位整数和单精度浮点数的除法运算。在整个设计过程中,首先对现有的除法算法进行了分析,然后选择应用较多的Digit Recurrence算法作为本设计的核心算法,对算法的商选择部分进行重点分析,然后应用到整数以及浮点数的除法运算当中,在具体的实现上辅助其它的算法实现结果进行对比分析。通过实验的结果能够从速度以及硬件资源上对不同算法进行评估。 本设计在Digit Recurrence算法的商选择部分进行了改进,抛弃了大量的多位比较器,在P D图上利用常数比较法避免了过程余数与除数的比较,商采用冗余表示格式,这样使得处于关键路径上的商选择函数的时延大大降低,32位整数除法中最高工作频率可以达到73MHZ ,单精度浮点数除法中同样利用P D图进行常数比较来获得商值,最终的仿真结果显示单精度浮点除法可以做到精确到小数点后六位。 另外对于同一种算法,本设计分别采用了基2和基4的两种实现方式,从理论上和仿真结果上都可以看出基4的速度要快于基2,但是其相应的硬件资源消耗要比基2的多,在除法设计中速度和面积是两个相互制约的量,不可能达到完美,只能够根据不同的实际应用来找两者之间的平衡点。
【图文】：

图 2-1 FPGA 芯片的内部结构[14]1、可编程输入输出单元（IOB）可编程输入/输出单元简称 I/O 单元，是芯片与外界电路的接口电路，外部的信号可以通过 IOB 模块的存储单元输入到 FPGA 的内部，也可以直接输 FPGA 内部。IOB 模块不仅完成基本的 I/O 口功能，它通过把 IOB 模块划分同的组，能够独立的支持不同的 I/O 口标准。2、基本可编程逻辑单元(CLB)基本可编程逻辑单元是FPGA内的基本逻辑单元。从图2 1中可以看出FPG片由大量的 CLB 单元和其它的一些模块组成。一个 CLB 基本单元包含一个置开关矩阵，此矩阵由 4 或 6 个输入、一些选型电路(多路复用器等)和触发成，另外每个 CLB 单元都会由多个相同的 Slice 和附加逻辑构成。其内部结意图如下：TBUF X0Y1TBUF X0Y0COUTSliceX1Y1

图 2-3 FPGA 开发的主流程图[14]本设计开发软件采用 Xilinx 公司推出的设计工具套件 ISE Design Suite 1的主要功能包括设计输入、综合、仿真、实现和下载，涵盖了 FPGA 开发程，，从功能上讲，其工作流程无需借助任何第三方 EDA 软件。开发环境如设计输入综合器件编程设计实现与布局布线功能仿真综合后仿真静态时序分时序仿真板级仿真与验电路验证反注解HDL 语言输入原理图输入
【学位授予单位】：成都理工大学
【学位级别】：硕士
【学位授予年份】：2011
【分类号】：TP332.22

【引证文献】

相关硕士学位论文 前2条

1 李娇龙;基于FPGA的多道脉冲幅度分析器设计[D];成都理工大学;2012年

2 李健;小型γ相机数据采集系统[D];成都理工大学;2013年

本文编号：2602118