基于FPGA函数信号发生器的设计与实现

发布时间：2020-03-27 20:15

【摘要】： 任意波形发生器已成为现代测试领域应用最为广泛的通用仪器之一,代表了信号源的发展方向。直接数字频率合成(DDS)是二十世纪七十年代初提出的一种全数字的频率合成技术,其查表合成波形的方法可以满足产生任意波形的要求。由于现场可编程门阵列(FPGA)具有高集成度、高速度、可实现大容量存储器功能的特性,能有效地实现DDS技术,极大的提高函数发生器的性能,降低生产成本。 本文首先介绍了函数波形发生器的研究背景和DDS的理论。然后详尽地叙述了用FPGA完成DDS模块的设计过程,接着分析了整个设计中应处理的问题,根据设计原理就功能上进行了划分,将整个仪器功能划分为控制模块、外围硬件、FPGA器件三个部分来实现。最后就这三个部分分别详细地进行了阐述。 在实现过程中,本设计选用了Altera公司的EP2C35F672C6芯片作为产生波形数据的主芯片,充分利用了该芯片的超大集成性和快速性。在控制芯片上选用了三星公司的上S3C2440作为控制芯片。本设计中,FPGA芯片的设计和与控制芯片的接口设计是一个难点,本文利用Altera的设计工具QuartusⅡ并结合Verilog-HDL语言,采用硬件编程的方法很好地解决了这一问题。论文最后给出了系统的测量结果,并对误差进行了一定分析,结果表明,可输出步进为0.01Hz,频率范围0.01Hz～20MHz的正弦波、三角波、锯齿波、方波,或0.01Hz～20KHz的任意波。通过实验结果表明,本设计达到了预定的要求,并证明了采用软硬件结合,利用FPGA技术实现任意波形发生器的方法是可行的。
【图文】：

甘10B1图3一 548位寄存器仿真图从仿真结果可以看出从外部输入的值D已经被存放在FPGA划分出来的寄存器Q当中。实现了48位寄存器的功能。3，3.5地址发生器设计地址发生器模块包含相位累加器和相位控制器，其中相位累加器是一个带有累加功能的32位加法器。它接收ARM处理器送来的频率控制字数据并进行寄存，它以设定的犯位频率控制字K作为步长来进行加法运算，当其和满时，一记数器清零，并进行重新运算，由DDS原理可知，通过控制频率控制字K就可以方便地控制输出频率。当下一个时钟到来时，输出寄存的频率和相位数据，对输出波形的频率和相位进行控制。该模块输出犯位的地址数据

仿真结果如下:…鲜节图3一6采用流水线结果的累加器32位相位累加器的流水线设计的仿真结果如图3一6所示，，是由4个8位加法器串联而成。其中inain为相位累加器的输入控制字，在设计直接数字频率合成器时根据所需的频率控制字加以设定。q为累加后的输出结果。3.3.6波形数据存储器的设计鲡鲡蘸蘸鬓鬓 鬓嘿嘿 嘿翼翼 翼图3一 7MegaWizardPlug一 InManager设置波形数据ROM就是存放波形数据的存储器，大多波形发生器产品都将波形数据存放在外部的ROM中，这样使得各部分结构清晰，测试、维护更加方便但由于ROM本身读取速度慢的缺点，使得整个系统性能下降，工作频率下降，为了解决
【学位授予单位】：江苏大学
【学位级别】：硕士
【学位授予年份】：2009
【分类号】：TP346

【引证文献】

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3 刘哲;基于CPLD与DDS技术的多模信号发生器的研究与设计[D];中北大学;2010年

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6 王士磊;汽车发动机柔性测试系统的研究与开发[D];华东理工大学;2012年

7 亓庆新;便携式野外电法仪器故障检测装置的软件设计[D];中南大学;2012年

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本文编号：2603337