基于DDR2的DSO大容量存储研究
发布时间：2020-03-30 12:53
【摘要】： 随着电子科学技术的发展,对电子检测设备的要求也日益提高。DSO(数字存储示波器)作为极为常用的检测工具也需要在性能上不断的提高,并且FPGA,微处理器以及A/D,存储器芯片的发展也为DSO的进一步发展提供了便利。 近年来随着ADC的不断发展,其最高采样率已经达到了几十GSPS。所以在使用这类高速ADC进行采样的情况下,就需要能在速度和容量上与之匹配的存储器作为高速海量缓存才能满足需要。因为FPGA的设计灵活性、更强的适应性及可重构性,结合DDR2 SDRAM的高速、大容量以及价格优势,所以已经被广泛的应用在了各个领域,尤其在设计高速实时数据采集系统时更是受到了广泛的关注。本文重点研究了基于FPGA和DDR2 SDRAM的DSO高速数据采样存储技术,为DSO系统的大容量存储设计提供了新的思路。在本论文里首先介绍了DDR2 SDRAM的工作时序特性与DDR2 SDRAM控制器的功能、要求,然后例举了目前业界的较为普遍的设计架构,并通过对Altera公司的高性能FPGA和DDR2存储原理的深入研究,提出了适用于DSO的高速数据采集存储方案,达到了存储深度达到每通道各256MB的指标要求。因为选用的DDR2 SDRAM海量存储方案,所以对于系统可以在更长的时间内对信号进行采集存储,以便于对更长采样周期的信号进行分析。通过这个海量存储方案,我们可以对长时间的记录进行查看以寻找自己所关心的信号波形。当存储器完成存储之后,DSP就可以开始用自己的时钟频率从存储器取数据然后进行显示以及其他处理。 本论文通过高性能FPGA以及DDR2 SDRAM存储器实现了高速海量的数据采集存储方案并可以应用在2GSPS高速数据采样率的数字存储示波器中,满足其高速、海量存储的要求。并对Altera的Stratix2 FPGA实现DDR2内存接口的设计与实现进行了详细阐述。通过FPGA提供了I/O模块和逻辑资源,从而使接口设计变得更简单、更可靠。本设计中对I/O模块及其他逻辑在RTL代码中进行了配置、例化、经过仔细仿真和时序分析,以确保存储器接口系统的可靠性。
【图文】：
图 2-1 三类不同 SDRAM 的时钟操作对比。由上图可以看出，以 DDR2 667 为例，数据传输速率为 667Mbps，外部时钟为333MHz，，内部时钟为 166MHz。这是因为 DDR2 具有 4 位预读取技术，外部接口传输 4 次的数据内部接口一次就完成了，所以尽管是以 DDR 的方式传输，但作为数据传输频率基准的外部时钟频率必须是内部时钟的两倍。在新技术方面，与普通 DDR 内存不同的是，DDR2 内存使用了更新的技术，其中最主要的是 OCD（Off-Chip Driver）、ODT(On Die Terminator)和 Post CAS。OCD 被称为离线驱动调整，DDR2 通过 OCD 技术可以提高信号的完整性，DDR通过调整上拉/下拉的电阻值来使得两者电压相等，从而通过使用 OCD 来减少DQ-DQS 的倾斜来提高信号的完整性；通过控制电压来提高信号的品质。ODT 是内建核心的终极电阻器。我们知道使用 DDR SDRAM 的主板上面为了防止数据线终端反射信号需要大量的终结电阻。它大大增加了主板的制造成本。实际上，不同的内存模组对终结电阻的要求是不一样的，终结电阻的大小决定了数据线的信号比和反射率，终结电阻小则数据线信号反射低，但是信噪比也较低；终结电阻高，则数据线的信噪比高，但是信号反射也会增加。因此主板上的终结电阻并不
data Recovery，时钟数据恢复器）和 CRU（Clock Recovey Unit，时钟恢复单元）。通过这个技术可以讲并行信号进行串行传输，在需要的时候再通过它恢复并行的时钟和数据，有效的解决了高速系统数据传输的瓶颈，提高了系统的稳定性，成为了高速数据采集系统的有效工具。针对不同格式的数据输入，FPGA 先建立相应的差分数据通道（即 LVDS_IO）并在 FPGA 内使用专用的 SERDES 电路对数据降频，然后在串并转换后将数据接收下来。在 STRATIX2 芯片中，SERDES 接收器可以将输入的串行数据流以一定位数转化成并行数据输出。所能并在一起的数据位数被称之为解串系数，一般用 J 来表示。举例来说，比如有个数据通道输入的数据是 J 位串行数据经过一个解串系数为J 的 SERDES 之后就可以变成一组 J 位宽的并行数据输出。数据的速率随之就降为原来速率的 1/J，位宽也成为原来输入数据的 J 倍。图 3-2 给出了 SERDES 电路的配置界面。从配置图可以看出，输入数据的位宽为 16 位，J 也为 4，这样通过串并转换可以得到 64 位的输出数据。
【学位授予单位】：电子科技大学
【学位级别】：硕士
【学位授予年份】：2009
【分类号】：TP333
本文编号：2607566
【图文】：
图 2-1 三类不同 SDRAM 的时钟操作对比。由上图可以看出，以 DDR2 667 为例，数据传输速率为 667Mbps，外部时钟为333MHz，，内部时钟为 166MHz。这是因为 DDR2 具有 4 位预读取技术，外部接口传输 4 次的数据内部接口一次就完成了，所以尽管是以 DDR 的方式传输，但作为数据传输频率基准的外部时钟频率必须是内部时钟的两倍。在新技术方面，与普通 DDR 内存不同的是，DDR2 内存使用了更新的技术，其中最主要的是 OCD（Off-Chip Driver）、ODT(On Die Terminator)和 Post CAS。OCD 被称为离线驱动调整，DDR2 通过 OCD 技术可以提高信号的完整性，DDR通过调整上拉/下拉的电阻值来使得两者电压相等，从而通过使用 OCD 来减少DQ-DQS 的倾斜来提高信号的完整性；通过控制电压来提高信号的品质。ODT 是内建核心的终极电阻器。我们知道使用 DDR SDRAM 的主板上面为了防止数据线终端反射信号需要大量的终结电阻。它大大增加了主板的制造成本。实际上，不同的内存模组对终结电阻的要求是不一样的，终结电阻的大小决定了数据线的信号比和反射率，终结电阻小则数据线信号反射低，但是信噪比也较低；终结电阻高，则数据线的信噪比高，但是信号反射也会增加。因此主板上的终结电阻并不
data Recovery，时钟数据恢复器）和 CRU（Clock Recovey Unit，时钟恢复单元）。通过这个技术可以讲并行信号进行串行传输，在需要的时候再通过它恢复并行的时钟和数据，有效的解决了高速系统数据传输的瓶颈，提高了系统的稳定性，成为了高速数据采集系统的有效工具。针对不同格式的数据输入，FPGA 先建立相应的差分数据通道（即 LVDS_IO）并在 FPGA 内使用专用的 SERDES 电路对数据降频，然后在串并转换后将数据接收下来。在 STRATIX2 芯片中，SERDES 接收器可以将输入的串行数据流以一定位数转化成并行数据输出。所能并在一起的数据位数被称之为解串系数，一般用 J 来表示。举例来说，比如有个数据通道输入的数据是 J 位串行数据经过一个解串系数为J 的 SERDES 之后就可以变成一组 J 位宽的并行数据输出。数据的速率随之就降为原来速率的 1/J，位宽也成为原来输入数据的 J 倍。图 3-2 给出了 SERDES 电路的配置界面。从配置图可以看出，输入数据的位宽为 16 位，J 也为 4，这样通过串并转换可以得到 64 位的输出数据。
【学位授予单位】：电子科技大学
【学位级别】：硕士
【学位授予年份】：2009
【分类号】：TP333
【参考文献】
相关期刊论文 前3条
1 肖金球;刘传洋;仲嘉霖;;基于FPGA的高速实时数据采集系统[J];电路与系统学报;2005年06期
2 苏海冰,吴钦章;用SDRAM在高速数据采集和存储系统中实现海量缓存[J];光学精密工程;2002年05期
3 吴健军;初建朋;赖宗声;;基于FPGA的DDR SDRAM控制器的实现[J];微计算机信息;2006年02期
本文编号：2607566
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