X型DSP低功耗SRAM的设计与实现

发布时间：2020-04-02 17:30

【摘要】：随着集成电路的密度和工作频率按照摩尔定律所描述的那样持续增长,高性能和低功耗设计成为芯片设计的主流。在数字信号处理芯片中,存储器占据了大部分的芯片面积,而且还有持续增加的趋势。这使得存储器中字线和位线的长度也不断增加,增加了延时和功耗。因此对存储器速度和功耗的设计成为DSP设计优化的重点。 在深入研究存储器低功耗技术的基础上,分别在系统级和电路级对X型DSP的SRAM进行低功耗设计和优化。运用了传统的存储体分块、字线分割技术以减少负载电容,降低功耗。研究了一种改进的字线脉冲技术,将片内时钟分段,这样可以减少灵敏放大器的工作时间来降低功耗。译码器采用三级静态CMOS译码,设计了一种位线摆幅可调的存储器读写控制电路,取得了很好的功耗优化效果。 本文在0.25μm CMOS工艺下,采用全定制的设计方法设计了一款高性能低功耗的SRAM,完成了逻辑设计、版图设计、内建自测试设计以及最终投片验证的完整设计流程。设计和优化了存储电路、译码电路、敏感放大电路。模拟结果表明,本文所设计的全定制SRAM的读写性能和功耗参数有明显改善。在典型情况下对版图进行模拟,数据读取时间为2.49ns,数据写入时间为1.40ns,最大读写功耗约为96.32mw。相对于用编译器产生的SRAM,访问延迟降低了26%以上,平均功耗降低了30%以上。经投片测试,采用该SRAM的DSP芯片工作稳定,性能和功耗达到设计要求。
【图文】：

RAM 高速、低功耗相关理论三个方面进行2.1 SRAM 总体结构问存储器 DRAM 是以电容中电荷的有无来存储数据[6]，这种结构上的差别使其具有掉度快、不需要刷新以及外围电路设计简单等1”和“0”的方式，，使得 SRAM 成为 DSP 字为 M 位的存储器，最直接的方法是沿纵器将 K 位地址（A0至 AK-1，N=2K）译码得访问。如图 2.1 所示。这种实现结构在很小大容量的存储器这种结构会使得存储器的宽字 8 位的存储器，由于每个存储单元的形状器高度约比它的宽度大 128000 倍（220/23）直方向的位线过长也会使得存储器访问太慢

输入一输出(M位)
【学位授予单位】：国防科学技术大学
【学位级别】：硕士
【学位授予年份】：2011
【分类号】：TP333

【参考文献】

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1 张力;罗胜钦;;SoC中嵌入式SRAM的BIST测试方法研究[J];电子与封装;2007年11期

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1 杨清宝;嵌入式SRAM的高速、低功耗设计及优化[D];西安电子科技大学;2007年

2 姚其爽;高速低功耗嵌入式SRAM研究与设计[D];西北工业大学;2007年

3 张能;600MHz多端口寄存器文件的设计与实现[D];国防科学技术大学;2008年

本文编号：2612233