高性能FPGA可配置存储器的IP核设计

发布时间：2020-04-05 11:51

【摘要】： 可配置静态存储器(SRAM)模块是现场可编程门阵列(FPGA)的重要组成部分,它必须尽量满足用户不同的需要,所以要有良好的可配置性能。本文设计了一款深亚微米工艺下的4-Kb高速双端口可配置静态存储器(SRAM),它可以配置为4K×1、2K×2、1K×4、512×8和256×16五种不同的工作模式。基于不同的配置选择,该SRAM可以配置成单端口SRAM、双端口SRAM、ROM、FIFO、大规模查找表或移位寄存器。本文完整的介绍了该SRAM的设计方法,重点介绍了其架构设计和各功能模块的设计实现,以及用于实现可配置功能的电路的设计方法。本文还结合了目前可配置存储器模块的最新发展,对嵌入在可配置存储器模块中的可配置FIFO控制器进行了研究。该SRAM的数据读取时间为5.5ns,工作频率高于100MHz,达到了较高的性能指标。
【图文】：

供下一步设计使用，反之，就要返回，，重新定义操，如此反复调试，直到得到满意的结果为止。设定相应的综合约束:综合约束用来设定电路综合的目、时间约束和面积约束。设计环境指的是用来描述设计驱动、负载等外部条件的一系列属性。时间约束的内容网络的时间约束和时序路径的时间约束设定等[28]。和设计约束如下:单位cell，单位的定义与各个公司的库文件有关:TYPICAL，操作条件较为均衡的情况:200MHz:Zns:Zns如下图所示:峪川片.;.厂针峪峪M书份_公井下栋介茄茄

单位cell，单位的定义与各个公司的库文件有关操作环境:TYPICAL，操作条件较为均衡的情况时钟频率:200MHz输入延迟:Zns输出延迟:Zns综合结果如下图所示:峪川片.;.厂针办气仁_址户厂犷井灯_洲一有_汉拭订峪峪M书份_公井下栋介茄茄点点认以拱」粗粉式、明、卜卜勺勺f少下5认诀乐之启卜吕r认认翔翔一长认别卜:::{{{JJJ钻钻表笼外杯_i飞斌朴朴叹叹队往飞飞111阳州侧气”介介...，护咨.、价仁.映畔畔图5.11可配置FIFO控制器综合顶视图
【学位授予单位】：西安电子科技大学
【学位级别】：硕士
【学位授予年份】：2009
【分类号】：TP333

【引证文献】

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1 黄娜娜;基于FPGA的DCS数据转发系统设计[D];重庆大学;2012年

本文编号：2614980