异质媒体双发射处理器的设计研究

发布时间：2020-04-05 13:55

【摘要】： 微处理器是嵌入式系统的核心。基于本文作者参与设计的32-bit嵌入式处理器RISC32E,分析标量处理器的性能和频率瓶颈,提出一种异质媒体双发射处理器POLLUX结构框架,探讨处理器流水线微结构、分支预测和媒体数据通路的设计。嵌入式微处理器的性能提高方法主要有两种:频率提升和体系结构改进。存储壁垒限制了短流水线处理器的频率提升,标量处理器的最大吞吐率不超过每周期一条指令。本文以访存操作为导向划分POLLUX的流水线,通过独立的媒体流水线和整型流水线构建POLLUX的乱序执行的双发射结构框架。本文设计了高性能的数据旁路网络和新颖的粗粒度分布式控制机制解决流水线互锁问题;设计了低硬件开销的重排序缓冲器解决了乱序执行处理器的精确异常问题。实验结果表明,POLLUX在TSMC13G标准单元工艺下,worst case主频超过400MHz,typical case主频超过580MHz,Dhrystone测评分值为1.4 DMIPS/MHz。对FFT、DCT、FIR、LMS等媒体核心算法性能评估的结果表明,异质媒体双发射结构具有较强的媒体处理能力。随着处理器可利用的指令级并行性的增加,程序中条件分支和无条件分支指令的频繁出现使得控制相关迅速成为提高并行度的限制因素。为了尽量减小分支指令造成的性能损失,提高处理器的指令流吞吐率,POLLUX采用动态分支预测作为有效探索指令级并行的一种关键方法。通过评测在不同配置下多种分支预测器的预测精度、面积和功耗,本文采用Gshare、Bimodal预测器作为嵌入式处理器的优选方案,并且提出一种软件可配置的双模式分支预测器。实验结果表明,本文实现的分支预测电路以13,907门的硬件代价取得91%的分支预测精度。媒体数据通路是POLLUX微结构的重要组成部分,本文以POLLUX的媒体指令扩展为基础,结合时延和功耗优化提出一种基于标准单元的结构层次的数据通路优化方法,应用于媒体数据通路中的分裂式乘加器。实验结果表明,利用该方法优化后的分裂式乘加器提高性能33.6%的同时降低了27.1%的功耗。
【图文】：

处理器,可配置,微结构

1.2.2高度可配置的嵌入式处理器Tensilicalniemational是目前可配置嵌入式处理器IP核的主要提供商。xtensa[l5]系列处理器作为其代表性产品，是面向嵌入式soC(system-on一ChiP)应用的可配置，可扩展以及可综合的处理器软核。Xtensa处理器设计的基本原则就是使处理器具有灵活的可配置性从而使得系统集成设计师能够根据不同的Soc应用定制不同的系统。Xtensa处理器可在其基本微结构上定制特殊的指令、不同容量和结构的存储子系统、处理器外围接口部件以及能够成倍提高特定应用程序执行效率的硬件执行单元，图l一3显示Xtensa处理器的可配置结构。最新的xtensa7采用5级流水线的基本微结构，在TsMCO，13林m高密度单元库下达到350MHz。与ARC处理器根据用户需求人工裁减和修改处理器微结构的方式不同，用户可以根据Tensilica提供的xP既5ComPi!er分析c/c一算法，，xP既s根据特定算法给出建议的配置选项。同时介nsiliea提供专用的TIE(TensilieaInsn刀ctionExtension)语言和XtensaProeessorGenerator软件工具，能够自动生成定制的处理器微结构，以及配套的软件环境包括实时操作系统、交叉编译器、仿真器等。

框图,框图,多线程处理器,多线程

1.2.5多线程扩展的嵌入式处理器多线程处理器的目的是减少长延迟操作对处理器效率的影响，例如减少缓存缺失和执行时间长的指令对处理器效率的影响。多线程处理器通常为每个线程维护独立的程序计数器(Progn”nCounter)和寄存器。细粒度多线程处理器每周期切换一次线程，而粗粒度多线程每隔一定时间(TS，Time一slice)或者遇到长等待事件(SoE，Switch一on一Event)才切换一次线程。同时多线程(sMT，simultaneousMultithreading)由Eggers等人[25]提出，在一个周期发射多个线程的多条指令并发执行，理论上允许发射任何活动线程的指令组合来提高发射槽和执行部件的利用率。MIT提出的Alewife价61处理器是Ts驱动的粗粒度多线程处理器。而Intel将sMT技术应用于Pentium4处理器，并称之为超线程技术(HyPerthreading)价刀。超线程技术以5%的面积代价获得超过15%.27%的性能增长。
【学位授予单位】：浙江大学
【学位级别】：硕士
【学位授予年份】：2008
【分类号】：TP368.11

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