高性能面积敏感浮点乘加部件设计及可信性测试体系

发布时间：2020-04-09 17:53

【摘要】： 科学计算的性能往往能成为很多行业发展和深入的瓶颈,而Godson-T众核处理器作为定位于未来高性能科学计算的并行计算芯片解决方案,自然对于计算性能有很高的要求。 浮点乘加部件作为高性能科学计算的一个关键部件,它的性能直接影响芯片的浮点峰值性能。此外,应用于众核处理器的定位,又使得浮点乘加部件的面积参数变的十分敏感。因为同等工艺下,只有让面积做的更小,才能让一个芯片容纳更多处理器核成为可能。最后作为一个商用级别的集成电路工程开发,部件的正确性验证,又成为了重中之重。 面对上述苛刻设计要求,本文在实现目前最快的LANGBURRANG的“乘法-加法-规格化-舍入”复杂算法结构的基础上,对许多局部模块进行了面积或延迟上的优化,又构建和实施了完备的验证体系,最终实现了高性能,面积敏感和可信性。在TSMC 65nm下实现了1GHZ,0.12mm2的性能参数和面积参数。 其中,由于传统华莱士树占据浮点乘加部件将近70%的面积,所以本文重点对华莱士树的组织方式进行了深入的研究和分析,最终发现了传统华莱士树组织方式中的资源冗余。又用编程自动生成RTL代码的方法克服了无冗余华莱士树不对称结构和繁琐组织方式带来的工程复杂度和工程故障率困难。最终完成了一个无冗余的,充分测试的4：2压缩器华莱士树。这直接减少了华莱士树48%的面积,减少了浮点乘加部件30%的面积。 在可信性验证设计方面,本设计在跑通流行的浮点部件测试程序以后又叙述了一个针对复杂数字IC工程完整的验证体系,其中涵盖了很多业界流行方法学的特点,也体现了一些原创的验证思想。构架体系的主要思路是针对复杂数字集成电路中不同的部分、不同的特点和不同的属性,进行多次的分类或者抽取分类。然后对每一类的模型或者逻辑进行针对行的设计不同的验证流程。由于测试体系中的多个流程中都采用了功能覆盖率这个利器,所以也可以把这个测试体系看作对使用功能覆盖率的一个指导。
【学位授予单位】：西安理工大学
【学位级别】：硕士
【学位授予年份】：2010
【分类号】：TP332

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本文编号：2621073