数字图像处理系统中DDR控制器的设计及实现

发布时间：2020-04-10 07:14

【摘要】：内存控制器(Memory Controller)是计算机系统内部控制内存并且通过它实现内存与处理器之间交换数据的重要组成部分。它不仅决定了计算机系统的内存性能,对系统的整体性能也有较大影响。 目前,由于在高速数据采集系统中,将模拟信号转换成数字信号后,需要先将数据存储于存储器中,再进行相应的处理,然而高速模/数的转换率较高,传统的大容量SDR SDRAM在工作速度上很难与模/数转换的输出速度相匹配,使得高速数据在存储过程中的可靠性、实时性受到影响。DDR又称DDR SDRAM,是建立在SDR SDRAM的基础上的,速度和容量都有了很大提高,同时DDR使用双倍数据速率结构,能获得比SDRAM更高的性能,因此,在高速数据采集系统中得到了广泛的应用。但是其接口与目前广泛应用的微处理器并不兼容,同时,DDR的控制逻辑比较复杂,对时序要求也十分严格,使用起来并不方便。 针对以上问题,本文结合具体项目,以大容量存储器在高性能大幅面彩色扫描仪中的应用为背景,在深入分析DDR存储器工作原理的基础上,提出了一种基于FPGA的DDR控制器的设计方法。通过该DDR控制器来实现内存储器与数字信号微处理器(DSP)、现场可编程门阵列(FPGA)等之间的通信和在数字图像采集处理过程中对数据的高速大容量存储。
【图文】：

半导体存储芯片的译码方式一般有单译码法和双译码法两种。在单译码方式下，地址译码器只有一个，其输出叫做字选线，选择某个字的所有位。图2.2是一个16xs位线选法存储芯片的结构示意图。它的特点是用一根字选择线(字线)，直接选中一个存储单元的各位(如一个字节)。这种方式结构较简单，但只适于容量不大的存储芯片。[21{钾肖一书:::分写扮;事一}}匕:丫洛 洛卜二.一卜八加，才图2.2单译码存储电路在双译码方式，卜，地址译码器分为X和Y两个译码器。若每一个译码器由。/2个输入端，两译码器交又译码之后，就可产生21:个输出状态。图2.3是一个IKxl

图2.2单译码存储电路在双译码方式，卜，地址译码器分为X和Y两个译码器。若每一个译码器由。/2个输入端，两译码器交又译码之后，就可产生21:个输出状态。图2.3是一个IKxl
【学位授予单位】：西安电子科技大学
【学位级别】：硕士
【学位授予年份】：2008
【分类号】：TP333

【参考文献】

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本文编号：2621918