FT-C55LP中多通道缓冲串行接口的设计与实现

发布时间：2020-04-12 06:19

【摘要】： 数字信号处理器(DSP)是对信号和图像进行实时处理的一类高性能的CPU,它广泛应用于通信、家用电器、航空航天、工业测量、生物医学工程及军事等领域。目前,DSP在数字通信等便携式应用领域面临着新的挑战,设计低功耗、低成本以及在有限的功耗条件下保持最高性能的DSP芯片成为当务之急。随着应用需求的发展,为方便数字信号处理器(DSP)与各种外围串行设备进行数据通信,越来越多的DSP配置了片上串口部件。串行接口已从标准串口发展到包含众多扩展功能模块的多通道缓冲串口(McBSP),它不仅提供高速、全双工的标准串行通信能力,而且支持SPI协议和语音处理等无线通信应用。可配置的多通道缓冲串口已成为高性能DSP的重要片上外设。本文以FT-C55LP项目为背景,研究串口部件的设计与现实。论文根据该串口的总体硬件架构,结合该DSP的设计要点完成串行接口的RTL级硬件电路的设计与实现,包括串口的发送数据通路、接收数据通路、收发控制通路和扩展功能模块,支持多通道模式和时钟停止模式。并在硬件实现中注意低功耗设计及关键路径优化。最后验证结果表明:设计的多通道串口功能正确,传输速率最高达到35Mb/s。
【图文】：

模拟波形,产生器

控制寄存器中的相位、帧长、字长、帧忽略以及数据延迟位，这里采用单相位帧发送和接收数据，一帧包含一个 24 位字，帧不忽略，2bit 数据延迟位；接下来对采样率产生器寄存器进行设置，采用多少分频的时钟，选择采样率产生器的时钟来源，这里发送和接收端都采用 CPU 中时钟的 2 分频；最后启动采样率产生器、接收端、发送端、帧同步产生器以及对数据发送寄存器进行写数据。

波形,波形,时钟,采样率

CPU 时钟的二分频时钟。采样率产生器寄存器 SRGR2 中的 CLKSM 位设为 1，表示采用 CPU 时钟作为采样率产生器时钟来源，FPER 位设为 1f，即帧周期为 16 个CLKG 时钟周期。图 4.4 时钟和帧模拟波形图模拟波形如图 4.4 所示：采样率产生产生的时钟 CLKG 为 CPU 时钟的二分频时钟，帧周期为 16 个 CLKG 时钟周期。由图可见，采样率产生器的功能正确该验证中还包括压缩扩展模块功能的验证，此模块在数字语音通讯中相当重要，在当今语音通讯中最大的障碍就是带宽限制，所以数字信号在传输的过程中，在信号不失真的前提下，对数字信号进行压扩操作能很大的减少带宽。验证的步骤为：单独的启动发送和接收，输入需要压缩或者扩展的数据，在发送端或者接收端对比正确的数据，，从而判断压扩模块功能是否正确。该模块验证中最重要的是配置好接收控制寄存器 RCR 和发送控制寄存器 XCR 中的字长R/XWDLEN 位和 R/XCOMPAND 位，字长必须设置为 8 位。
【学位授予单位】：国防科学技术大学
【学位级别】：硕士
【学位授予年份】：2009
【分类号】：TP334.7

【参考文献】