数字系统异构冗余设计技术研究

发布时间：2020-04-19 18:37

【摘要】： 进化硬件(Evolvable Hardware, EHW)是将进化计算技术应用于系统(特别是电子系统)内部结构的设计、调整、实时自适应等方面,以实现复杂电路的自动化设计和显著提高电子系统的自适应和容错能力。本文研究内容如下: (1)研究了有向图的理论知识及异构冗余系统的原理,并把有向图知识应用到时序逻辑电路中,运用图的广度优先搜索,融合小生境及最优个体存档的方法,针对逻辑门数对系统可靠性的影响,改进了基于约束法的多目标进化算法,减少了理想电路使用的逻辑门数,提高了系统的可靠性。 (2)分析了同构与异构系统的容错能力,研究了适用于时序电路的“拓扑结构”异构评价方法,并与现有相关工作进行比较,通过实例分析了两种方法的优劣。 (3)研究了多级进化思想,通过逐级分解进化了较大规模电路,并与现有的进化方法作对比,结果证明了本文方法的优越性,最后结合四叉树知识,设计了多级异构冗余系统。
【图文】：

3.4.1 异构系统结果分析根据3.2.5节提到的“拓扑结构”法进行异构评价。试验中，以10次重复进化，每次20个种子数进行异构度统计。根据实验方法，得出的三模数字逻辑电路异构度的变化曲线如图3.10所示。由图 3.10 可以看出随着进化种子数的增大，异构度开始阶段会有明显的改善，但大于 16后，异构冗余系统的异构度将趋于饱和，所以本章选择进化种子数 20 作为结束条件是合理的。图 3.10“拓扑结构”法的异构度进化图3.4.2 多目标与单目标结果分析本章通过使用多目标和单目标进化算法进化出的D触发器电路结构如图3.11所示，实验结果表明，运用多目标优化算法进化出的电路使用的逻辑门数明显比未使用多目标优化算法的电路要少。由3.2.3节分析可知，电路使用逻辑门数越少，可靠性越高，因此，，运用多目标优化算法进化出的逻辑电路的可靠性高于单目标算法进化出的逻辑电路。对使用多目标优化与未使用多目标优化的算法进行 30 次实验，其统计结果如图 3.12（a）所示。

多目标与单目标结果分析
【学位授予单位】：南京航空航天大学
【学位级别】：硕士
【学位授予年份】：2009
【分类号】：TP302

【参考文献】

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本文编号：2633612