32位浮点DSP处理器DMA模块设计研究

发布时间：2020-04-21 01:02

【摘要】： 数字信号处理器是现代通信和信息处理的SOC系统中的重要组成部分。而TMS320C3X系列32位浮点DSP更具有运算速率高,数据吞吐量大以及实时处理性好的特点,本文主要介绍基于改进的VC33处理内核的DMA模块IP软核设计。 DMA模块是DSP系统中的重要部件。由于原始DMA模块具有在功能上较为单一,且寻址方式不灵活,寻址范围较小等缺点,所以这些因素制约了DSP系统的应用范围及灵活性。本文根据DSP系统的实际使用情况,增加了索引寻址、位反转寻址、TI与IEEE浮点数格式的互相转换以及自动初始化等功能,扩展了DMA系统的功能和应用范围。此外,本文设计的DMA结构在不增加已有数据寄存器的基础上,在内部增加了一条两级数据流水线通道,实现了在内存和外设之间无同步单周期传输,大大加快了该种情况下的数据传递速度;同时,保留了在内存或外设之间无同步双周期传输以及可由中断信号同步传输的特点。根据上述DMA功能描述及原理,本文首先分析了原有DMA模块的结构和行为,然后根据新加功能模块及原有结构设计出新的系统架构,并解决了它们在新的系统架构中的整合问题;同时介绍了新功能设计的意义,随后制订了新结构的行为及时序模型,分析了模块内部控制通路、地址通路以及数据通路的设计及它们之间的关系;并在此基础上对该DMA结构按照译码部分、控制部分、地址和数据传输部分对其中各子模块的设计进行了详细的介绍。本文依据数字系统自顶向下的设计策略,对DMA模块进行了RTL级划分,并采用Verilog HDL对其进行功能描述,完成了控制状态机、译码电路、地址产生模块、中断产生逻辑以及自动初始化状态机等的设计,并对Verilog代码进行了优化。然后,通过修改控制字内各控制位编写仿真测试代码,对整个DMA模块的各个功能进行了全面的测试和时序分析。仿真结果表明,该设计完全达到系统设计的要求。文章最后分析了DMA的性能和应用兼容性等问题。
【图文】：

SOC系统,软硬件协同设计,技术,内容

三、采用深亚微米工艺加工技术在 0.35 微米工艺以下，走线延迟与门延迟相比变得不可忽视，并成为主要因素集成芯片内部复杂的时序关系，又增加了电路中时序匹配的困难。深亚微米工的线间距和层间距，使得线之间和层之间的信号耦合作用增强，再加上很高的频率，电磁干扰、信号串扰现象给设计验证带来很大的困难。由以上三点可以看C 的设计过程是一项非常复杂且极具挑战性的工作，没有一套有效的设计方法很片的正确和高效。当前 SOC 设计的实现途径有三种：一种是以 MPU（微处理器单元）和 MCU（器单元）为核心，集成各种存储器、控制电路、输入输出、A/D、D/A 等其它的专用功能整合在一个芯片上。第二种是以 DSP（数字信号处理器）为核心的统集成。第三种就是从系统功能和性能的要求出发，设计、制作专用的系统芯种方法的系统灵活性高，具有相当丰富的资源和通用性，缺点是在专用场合下。第二种方法主要面对高速算法和智能处理方面的问题，在通用性方面不如前一种方法是把系统算法、结构与实际电路紧密的结合在一起进行专门设计，具有件开销和较高的系统性能，在灵活性方面不如前两种[7,8]。

框图,系统结构,框图,总线

10图 2.1 TMS320VC33 的系统结构框图Fig.2.1 TMS320VC33 system structure diagramVC33 的系统结构框图如图 2.1 所示，，从中可以看出其主要由以下几个部分组成：存储单元包括一个 64×32 位的 CACHE，两个 1K×32 位的 RAM 存储块，一个启动装载器；内核执行部分包括一个控制器，一个 32 位浮点乘法器，一个 32 位桶形移位器以及算术运算单元（ALU），通用寄存器组（R7～R0），辅助寄存器组（AR7～AR0），其余寄存器组以及 2 个辅助地址生成单元；外围模块包括一个通用串口设备，两个定时器一个端口控制器；最后还有一个连接外设与内核存储单元的 DMA 控制器。2.1.2 TMS320VC33 的总线结构从整个系统结构来看，VC33 的总线结构可以划分为 3 类：访问存储器总线、内核执行总线和外围设备总线。第一类包括 7 条总线，分别是指令地址总线、指令数据总线两条数据地址总线、一条数据总线、DMA 地址总线和 DMA 数据总线。第二类包括 4条总线，分别是两条 CPU 总线，两条寄存器总线。第三类包括 2 条总线，即外围设备
【学位授予单位】：江南大学
【学位级别】：硕士
【学位授予年份】：2008
【分类号】：TP368.11

【参考文献】