在微控制器（MCU）中的高效乘法累加器的设计

发布时间：2020-04-22 15:32

【摘要】： 高性能微控制器(即MCU)是数字系统的核心部件,目前很多的电子和家电产品中都用到了MCU。今天,科学计算、数字信号处理和图象处理、微控制和处理器等计算量很大的领域对高性能乘法运算的需求使得乘法运算必须通过全硬件方法实现。相对来说,乘法代价高并且运算速度慢,很多计算问题的性能通常由乘法运算所能执行的速度决定,乘法器完成一次操作的周期基本上决定了处理器的主频。在速度和面积方面乘法器都是非常重要的。过去十多年中,高性能乘法器技术突飞猛进,新的理论和方法不断涌现,乘法器算法围绕着延时最小,结构映射规则和尽可能降低功耗的原则展开。本课题针对目前公司内部已有的MCU项目,在8051系列微控制器(IP CORE)的基础上对算术运算模块进行改进,采用一种高效的乘法器(乘-累加器件)。按照数字ASIC自顶向下的系统设计流程,采用模块化设计方法,利用VerilogHDL硬件描述语言,实现了微控制器的DSP功能,增加了微控制器的数字运算能力,使该微控制器可以进行较复杂的数学运算。通过Veirlog XL对Verilog代码进行仿真,使用Design Compiler工具对代码进行综合,再使用Veirlog XL等对综合后的器件进行后仿真,最后给出了部分版图的设计。本文在实现MCU的乘-累加器的设计过程中,按照可复用IP核的要求,分析了乘法和加法单元的结构、电路和算法,设计了8位乘加器的IP核,嵌入到8051MCU的IP核中,增加了MCU的运算功能。对于8位乘加器的IP核设计,在节省资源和缩短延迟方面,都提出了有效独特的解决方案。文中提出的乘加器嵌入到MCU的方法,并编写了相应的接口模块,为开发其他MCU嵌入功能提供了参考方案。同时也提供了一些测试代码。文中提出的设计思想,设计方法,运用工具手段都围绕着IP核的可重用性,通用性,可移植性及正确性四个基本特征展开,对于以IP核设计复用为基础的VLSI设计研究和公司内的IP改造有参考价值和实际意义。
【图文】：

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面简要介绍一下各个模块： ALULU 模块是主要的数据处理中心。ALU 的设计采用全组合电路实现，采用线结构，既减小了版图面积，又可以提高运算速度。处理数据包括:加减法，作，逻辑操作，传送操作等。ALU MUXALU MUX 是 ALU 的操作数选择模块。ALU 通常有两个操作数。乘法器/除法器模块乘法器/除法器模块专门用于处理乘法和除法指令，乘法和除法的操作数来CC 和 B 来完成这样的指令。译码器模块译码器模块是 M8051 控制单元的指令译码模块，为硬布线结构(组合电构)，此结构的采用，大大提高了指令的运行速度。译码器模块对指令寄存R)进行描述，对指令的输出节拍进行控制，实现间址操作和多周期指令操作。据存贮器模块内部数据存储器模块采用双口 RAM，不同于标准 8051 的单口 RAM，提高Figure2-1 M8051 hardware modules structure

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结构 MAC 高速运算时是否会遇到瓶颈，这里作简要介绍。早结构注 1，它的程序和数据放在一个存储器中，，共用一个数器提供的地址来区分是指令数据还是地址。存储器通过(BUS )与 CPU 联系。由于指令和数据的流动都通过同一条行分时读写，使指令和数据的独立性大为减弱，执行速度传输模块AUX CARRY OVERFLOW RCONDITION BACC RESULT并行执行结构 ALU5 parallel executer structure ALU
【学位授予单位】：上海交通大学
【学位级别】：硕士
【学位授予年份】：2008
【分类号】：TP368.1

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