面向语音编解码算法的高性能SOC架构的研究
发布时间：2020-04-25 12:38
【摘要】： 针对目前嵌入式应用中语音信号处理算法的实时性问题,本文在基于SPARC V8体系结构的开源RISC处理器的基础上,设计了一种高带宽的嵌入式SOC架构,很好的解决了MELP语音编解码的实时性问题。 随着现代信息产业的发展和硅技术的进步,为了能够更有竞争力、新的通信类、消费类的计算机类产品设计都必须要迅速的提高功能性、可靠性和带宽,并且迅速的降低成本和功耗。在传统的SOC架构中,这些改进和提高很多是依赖于高集成的硅芯片的使用,其中很多数据密集型功能当前是通过寄存器传输级硬件技术来实现的,然而市场需求的多变性决定了这种开发模式的低效性。 本文的主要工作和特色是: 1.给出了一种基于向量协处理器的SOC结构,这种结构以嵌入式32位RISC处理器为平台,通过添加定制的向量协处理器、扩展SIMD指令的方式来加速算法中的运算密集型模块。这种架构的原理是将核心运算模式用硬连线的逻辑模块替代,将逻辑模块与处理器流水线直接绑定。这种紧耦合的整合方式,不仅有效的硬件逻辑的功能吸收入处理器中,还可以将这些硬件逻辑完全置于软件的控制之下,为不同算法在该平台上的移植带来了方便。 2.提出了一种基于“影子”寄存器的通信模式,该结构可以以很小的代价使主CPU与协处理器的通信带宽增加一倍。它的原理是扩展CPU的寄存器文件,改变了处理器寄存器文件只有一个写端口、两个读端口的限制,使用额外的“影子”寄存器将协处理器与主CPU的通信带宽增加了一倍,大大改善了程序的执行效率。这里的“影子”寄存器仅仅复制了CPU原有寄存器文件的一小部分,控制逻辑相对简单,资源占用量很小。 3.给出了一种基于开源软、硬件的SOC设计平台。本文的主要研究成果均是基于欧洲宇航局(ESA)的开源32位RISC处理器LEON2为核心的SOC开发平台,文中给出了完整的开发流程和实现过程中使用的一系列开源软、硬件组件。以及开发过程中所用的开源编译、调试器、工作站等。这种使用开源技术的成功尝试,会预示着开源平台将成为未来SOC设计的一种新的选择。
【图文】：
导致其一次能够执行的运算规模非常小，而且由于指令集在硬件制造以后就已固定，所以必须在设计过程中明确该平台需要提供哪些 RFU 指令致灵活性下降。2）可重构硬件作为一个可重构协处理器(RCoP，Reconfigurable CoprocessWitting R D，1996；Hauser J R， 1997；Miyamori T，1998；Rupp C R，199hameleon Systems, INC，2000）。RCoP 同微处理器核集成在一个 Chip 上，相对于 RFU，可以集成更多的硬件资源，使得一次可以执行的运算规模大加，但由此带来的缺点是同微处理器核的通信延时也相应增加。3）可重构硬件作为一个独立的可重构处理单元(RPU，Reconfigurarocess Unit)（Vuillemin J，1996；Annapolis Microsystems Inc，1998；Laufer R999；QUICKTURN，1999）。RPU 可以同微处理器核集成在同一个 Chip 上者之间通过存储器进行通信，构成一个类似于片上多处理器的结构；也可微处理器核集成在不同的 Chip 上，通过 I/O 端口进行通信，构成一个传统上的多处理器系统。这种耦合方式中，RPU 上的资源还可以进一步增加，于距离微处理器核越来越远，导致 RPU 与微处理器核的通信延时越来越大
重构硬件而不是 FPGA，，主要是因为：第一，由于 FPGA 采用比特一度配置方案，使得其配置数据量相对于粗粒度的可重构硬件要大很多时 FPGA 的配置带宽非常低，导致配置开销很高，在一定程度上限制统的执行效率；第二，受片上资源数量的限制，在 FPGA 上处理的数部保存在片上，而且也没有 FPGA 与存储器的连接模型；第三，当时只支持静态配置，无法利用动态重构技术提高系统的性能。但是随制造工艺和硬件结构的不断发展，上述问题都得到了很好的解决；通置数据文件以及提高配置带宽可以减小配置开销：通过在片上集成专、存储器、网络收发器等特殊资源可以提高 FPGA 上所构建电路的执而且制造工艺的提升也使得在片上集成更多的硬件资源成为可能；通的硬件结构来支持动态重构。前最具有代表性的可重构计算系统主要有：Tensilica公司的全定制XtTensilica, Inc. 2007），Berkeley 的低功耗异构多核 Pleiades 架构（Ars，2001）以及 Washington University 的基于类 FPGA 的可重构架era（Z. A. Ye，2000）。
【学位授予单位】：中国科学技术大学
【学位级别】：硕士
【学位授予年份】：2009
【分类号】：TP332
本文编号：2640258
【图文】：
导致其一次能够执行的运算规模非常小，而且由于指令集在硬件制造以后就已固定，所以必须在设计过程中明确该平台需要提供哪些 RFU 指令致灵活性下降。2）可重构硬件作为一个可重构协处理器(RCoP，Reconfigurable CoprocessWitting R D，1996；Hauser J R， 1997；Miyamori T，1998；Rupp C R，199hameleon Systems, INC，2000）。RCoP 同微处理器核集成在一个 Chip 上，相对于 RFU，可以集成更多的硬件资源，使得一次可以执行的运算规模大加，但由此带来的缺点是同微处理器核的通信延时也相应增加。3）可重构硬件作为一个独立的可重构处理单元(RPU，Reconfigurarocess Unit)（Vuillemin J，1996；Annapolis Microsystems Inc，1998；Laufer R999；QUICKTURN，1999）。RPU 可以同微处理器核集成在同一个 Chip 上者之间通过存储器进行通信，构成一个类似于片上多处理器的结构；也可微处理器核集成在不同的 Chip 上，通过 I/O 端口进行通信，构成一个传统上的多处理器系统。这种耦合方式中，RPU 上的资源还可以进一步增加，于距离微处理器核越来越远，导致 RPU 与微处理器核的通信延时越来越大
重构硬件而不是 FPGA，，主要是因为：第一，由于 FPGA 采用比特一度配置方案，使得其配置数据量相对于粗粒度的可重构硬件要大很多时 FPGA 的配置带宽非常低，导致配置开销很高，在一定程度上限制统的执行效率；第二，受片上资源数量的限制，在 FPGA 上处理的数部保存在片上，而且也没有 FPGA 与存储器的连接模型；第三，当时只支持静态配置，无法利用动态重构技术提高系统的性能。但是随制造工艺和硬件结构的不断发展，上述问题都得到了很好的解决；通置数据文件以及提高配置带宽可以减小配置开销：通过在片上集成专、存储器、网络收发器等特殊资源可以提高 FPGA 上所构建电路的执而且制造工艺的提升也使得在片上集成更多的硬件资源成为可能；通的硬件结构来支持动态重构。前最具有代表性的可重构计算系统主要有：Tensilica公司的全定制XtTensilica, Inc. 2007），Berkeley 的低功耗异构多核 Pleiades 架构（Ars，2001）以及 Washington University 的基于类 FPGA 的可重构架era（Z. A. Ye，2000）。
【学位授予单位】：中国科学技术大学
【学位级别】：硕士
【学位授予年份】：2009
【分类号】：TP332
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本文编号：2640258
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