高速算术逻辑部件的设计与验证

发布时间：2020-04-29 19:19

【摘要】： 一个良好算术逻辑单元(ALU)的设计对高性能微处理器的运算速度起着甚为关键的作用。本论文基于近年来已有的算法及理论研究成果,在0.18μm CMOS工艺下采用全定制设计了一款应用型X处理器的ALU,整个过程从逻辑算法直到版图验证等多个层次进行设计优化。研究成果包括以下几点: 一.用“内超外跳”法(组内超前进位,组间跳跃进位)设计了32位ALU(兼容8位和16位)的核心加法器。为了能够并行处理,ALU采用了U、V两条流水线。在0.18μm及典型条件下,较为复杂的U流水版图的关键路径延时0.99ns,平均功耗72.9mW,版图面积0.091mm~2,达到了较小的延时、功耗和面积; 二.设计了X处理器的26个通用寄存器,主要包括读写控制、寄存器体、清零和预冲四部分。在0.18μm及典型条件下最大延时为1ns,版图面积为0.161mm~2; 三.设计了一款64位动静相间级联的多米诺型电路的ALU(加法器以Han-Carlson树为结构)。在0.18μm工艺下,电路级的关键路径延时0.23ns,平均功耗127.8nW。四.提出了一种无时钟脚管(Foot-Switch)的动态电路,在解决了时钟之间及其与数据之间的配合之后,经过模拟验证得到在上述64位加法器中延时大约减少了21%。最后投片验证表明:部件能在300MHz主频下正确稳定的运行,现已成功应用在X微处理器中。
【图文】：

性能,高性能微处理器,90nm工艺

频率高达7G无几。由于采用了最先进的90nm工艺，双电源电压技术，独特的逻辑和电路结构等，该部件达到了非常高的性能[川。下图1.1表示了算术逻辑部件在性能方面的发展。图中纵坐标为部件的运行频率，单位为G无[zo然而，国内对于高性能算术逻辑部件的研究还不是很多，研究水平也不高。采用全定制对算术逻辑部件进行专门设计的单位较少，大多数设计都是采用半定制的方法，因此性能较低，频率一般只能达到 100凡任抢一200凡任{z。刀‘刀习4.0了.乡了.口2.乡2.0].丁1.00.50.0刀五CC〔毋 KHitachiIBMIntel-1Intel-2图1.1算术逻辑部件性能发展这种情况与国内高性能微处理器的研究水平相对落后有关。例如，2003年中科院研制的64位高性能微处理器“龙芯(Gedson)”问世，2005年又推出其第二代产品“龙芯2号，，[‘2][‘’][’4]。虽然该款处理器主频号称可达到400人任几一500人任众

串行进位,加法器,串行加法器,操作数

在实际应用时，应根据具体的设计目标和要求进行选择。.串行进位加法器(CRA)串行进位加法器是最简单、最基本的加法器结构，其结构如图2.1所示。串行进位加法器的进位像水波一样依次通过每位，因此也称为行波进位加法器。它每次只能进行一位运算，因此速度很慢。B:Ai‘一困Ci_lFFFAAAAAFAAAAAFAAAAAFAAA图2.1串行进位加法器串行加法器的延迟随着操作数位数的增加而线性增大。当前大多数台式计算机采用32位字长，而服务器则要求64位，超级计算机或多媒体处理器(如SONY的游戏机 Playstation2)等速度很快的计算机要求的字长达128位。加法器速度与位数的线性关系使得采用串行进位加法器很不实际〔“’〕。因此需要逻辑优化，，使得加法器的延时今<o囚122〕。.进位跳跃加法器(C凡、)进位跳跃加法器是串行进位加法器的改进结构。它将整个加法器分为几个组，如果某组的所有进位传播信号都为‘。1”，则将该组的进位输入直接传送到输出，而不需要进行进位运算。这个过程好像进位做了一个跳过该组的动作
【学位授予单位】：国防科学技术大学
【学位级别】：硕士
【学位授予年份】：2006
【分类号】：TP332

【引证文献】