高性能微处理器中缓存器（CACHE）的后端设计

发布时间：2020-04-30 20:13

【摘要】： CACHE设计是高性能微处理器设计的一个关键部分。本文的研究重点在于如何用静态存储器(SRAM),实现一个速度达到1GHZ的大容量片内CACHE。从电路设计和版图设计两方面探索CACHE的设计方法。 本文着重研究了CACHE的电路结构,存储器单元(CELL)和读写电路的设计,译码器电路设计方法等。介绍了CACHE内可测性电路设计,介绍了内建自测试、内建自修复和扫描链测试相结合的设计方法。CACHE的物理设计以全定制设计方法为主,本文阐述了存储器CELL以及大规模全定制存储器阵列版图的设计方法。 高速大容量CACHE的时序分析是物理实现的难点之一,课题使用动态和静态时序分析两种手段相结合的时序分析方法,采用层次化建模,减小数据量。快速准确的针对大容量CACHE进行时序分析。可靠性分析也是CACHE设计的关键点,针对不同电路特点,采用层次化噪声分析,有效提高了CACHE的可靠性。 课题通过物理验证,确保了设计的正确性,经过流片试验,对封装后的芯片进行测试,结果表明,课题完成了一个大容量高速CACHE的物理设计,性能符合设计指标。
【图文】：

对存储器阵列的数据读出和写入的功能实现。维的存储单元定位。控制电路进行一些有效信等。本节对这几部分电路的设计进行分析。存储单元电路设计M 的基本存储单元结构。端口 CELL个常见的单端口 6-T CMOS SRAM 存储单元。它的个有一个门管，，当门管打开，存储节点和位线反向器尺寸完全相同，门管也完全一致。并且版也完全匹配。wordline为字线，Bitline和Bitlin

SRAM CELL 有三种工作状态：保持、读 CELL 和写 CELL。下面分别介绍这三种状态的工作原理。1）保持如图 3，当 SRAM 在保持状态时，wordline为低电平，两个门管都截止。若单元存储值为“0”，那么 a 为低电平，通过反相器对，维持两个存储节点电压相反的状态。2）读操作
【学位授予单位】：上海交通大学
【学位级别】：硕士
【学位授予年份】：2007
【分类号】：TP332

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本文编号：2646138