基于Microblaze同构多核系统及在Soclib平台上的实现
发布时间：2020-05-01 01:51
【摘要】： 本文研究的是通用的多核处理器体系结构。首先完成在Soclib仿真平台上的验证,然后将整个系统结构移植到FPGA开发板上。本文设计的多核系统是基于Microblaze软核,通过平台FPGA设计技术实现的。核间互连采用OPB总线,通过OPB总线的优先级设置来仲裁每个核对总线的访问控制。每个核都有IP模块来记录编号,在多核的启动过程中,初始的代码装载只能加载到一个核上(主核),因此必须通过核号来区分主核和从核。另外,通过实现的硬件锁完成了对多核的启动和多核的同步的控制。最后将操作系统Mutek移植到该系统上,完成线程调度和任务分配,本课题解决了多核的启动的这一难题,突破了单核处理器的瓶颈,提高了系统的整体性能。 该系统结构具有良好的可扩展性,即可以增加内核的数量,也可以替换核间的互连方式,而且由于有操作系统的调度,因此也是进行操作系统的调度和任务划分的良好研究平台。 本文对该系统结构进行了测试,除了FFT快速傅立叶变换这些测试基准程序以外,还利用了MJPEG视频解码程序对系统进行功能验证,从解码结果和最终得到的测试数据证明所实现的多核处理器是可靠的、高效的。 最后,本文认为在FPGA开发板上实现的该多核处理器系统是多核领域研究的良好平台,据此可以进行有关多核内部结构、处理器整体结构乃至包括内存及总线(互连)的系统级研究,具有一定的学术价值。
【图文】：
图 1 Hydra 处理器的结构框图[2]Figure 1 Architecture of Hydra processor[2]Power5 在体系结构上最大的改进是引入了并发多线程（SMT），使 Power 界首个双内核双线程的芯片，这样在操作系统看来，就有 4 个逻辑处理器可。在存储器的层次结构上，Power5 有了相当大的改进，，首先它提供了从 L2 L3 缓存控制器再到 L3 缓存的直接通道，增大了的 L3 缓存也不再和内存使用通道。这样做大大增加了芯片的总带宽／吞吐能力，且降低了分布式高速开突，从而提高双内核处理器的性能。从图 2 可以看到，Power5 将内存控制器集成到片上，降低了内存访问的延而大大提高了处理器内核访问内存的性能。
Figure 1 Architecture of Hydra processor[2上最大的改进是引入了并发多线程芯片，这样在操作系统看来，就有上，Power5 有了相当大的改进，3 缓存的直接通道，增大了的 L3 缓了芯片的总带宽／吞吐能力，且理器的性能。ower5 将内存控制器集成到片上，核访问内存的性能。
【学位授予单位】：上海交通大学
【学位级别】：硕士
【学位授予年份】：2008
【分类号】：TP332
本文编号：2646421
【图文】：
图 1 Hydra 处理器的结构框图[2]Figure 1 Architecture of Hydra processor[2]Power5 在体系结构上最大的改进是引入了并发多线程（SMT），使 Power 界首个双内核双线程的芯片，这样在操作系统看来，就有 4 个逻辑处理器可。在存储器的层次结构上，Power5 有了相当大的改进，，首先它提供了从 L2 L3 缓存控制器再到 L3 缓存的直接通道，增大了的 L3 缓存也不再和内存使用通道。这样做大大增加了芯片的总带宽／吞吐能力，且降低了分布式高速开突，从而提高双内核处理器的性能。从图 2 可以看到，Power5 将内存控制器集成到片上，降低了内存访问的延而大大提高了处理器内核访问内存的性能。
Figure 1 Architecture of Hydra processor[2上最大的改进是引入了并发多线程芯片，这样在操作系统看来，就有上，Power5 有了相当大的改进，3 缓存的直接通道，增大了的 L3 缓了芯片的总带宽／吞吐能力，且理器的性能。ower5 将内存控制器集成到片上，核访问内存的性能。
【学位授予单位】：上海交通大学
【学位级别】：硕士
【学位授予年份】：2008
【分类号】：TP332
【引证文献】
相关硕士学位论文 前5条
1 罗西;基于FPGA的AFDX端系统设计[D];中南大学;2011年
2 兰光洋;CLB总线电子系统级建模[D];天津大学;2012年
3 王瑜;基于SOPC的多核处理器互连技术的研究[D];北京化工大学;2011年
4 葛春良;嵌入式浏览器多线程机制的研究与实现[D];电子科技大学;2012年
5 赵丽;嵌入式浏览器排版布局引擎并行机制的研究与设计[D];电子科技大学;2013年
本文编号：2646421
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