基于人工神经网络的共享级Cache访存行为建模

发布时间：2020-05-01 02:18

【摘要】：随着电子信息技术的快速发展,片上多核处理器(Chip Multi-Processor,CMP)已经成为现代高性能微处理器的发展潮流。高速缓存(Cache)作为处理器和主存之间的重要桥梁,在计算机结构系统性能优化中起着至关重要的作用。多核处理器层级Cache架构中的共享级Cache作为影响处理器性能的重要一点,越来越受到工业界和学术界的重视。一种能对共享级Cache的访存行为进行分析预测的模型对于Cache架构设计以及软件性能优化,有着重要的意义。本文主要对多核架构下共享级Cache的访存行为模型进行分析,发现当前模型忽略了真实应用场景共享级Cache中指令和数据的冲突问题对模型精度的影响,旨在建立一个针对指令数据混合型的共享级Cache的访存行为模型。本文主要工作和贡献包括两点:第一,在开源仿真器Gem5中添加代码,使用Gem5提取应用负载的访存重用距离分布,并使用CPI模型方法计算各核访存流交叉后的共享级Cache的重用距离分布。第二,在分析和验证了以往基于CPI的共享级Cache模型的基础上,发现该模型的实现对真实的目标架构和应用场景进行了过度的简化,模型在预测指令数据混合型的共享级Cache时(通常L2以上的Cache都采用指令数据共享的架构),由于忽略了指令和数据存储所产生的冲突而使得精度严重下降。因此,本文构建一个基于神经网络的模型来消除此影响,提高对共享级Cache访存行为的预测精度。该模型使用第一部分工作中得到的共享级Cache的访存重用距离分布作为输入,共享级Cache命中次数为输出。本文选用MobyBench2.0测试集对所建立的模型进行精度评估。实验结果显示,本文建立的神经网络模型对指令数据混合型共享级Cache的数据访存行为预测精度与Gem5精确时钟仿真相比,平均误差低于20%,最低为12.8%,相较于使用基于CPI的共享级Cache模型的预测精度提升平均超过25%以上。在时间开销方面,相比Gem5精确时钟仿真平均增速55.65%。
【图文】：

高速缓冲存储器,处理器,问题

图 1-1 处理器与存储器的发展缓解存储墙问题，高速缓冲存储器 Cache[5]的概念被提出并且逐渐被应用。Cache 是介于之间的缓冲存储器，通常是由静态存储器（Static RandomAccess Memory，SRAM）构成容量比较小，价格高，速度快，功耗大。Cache 设计的基本思想是利用程序访存的局部量小但访存速度快的存储器存放一部分主存中的数据内容的副本（称为存储器映像），从存的次数，减少访存时间。Cache 机制虽然可以在一定程度上缓解存储墙问题，但是由价和巨大的功耗，，如何合理的设计和使用 Cache 一直是学术界的研究热点。来学术界对 Cache 的性能优化研究主要集中在三个方面：降低缺失率、减少缺失代价、，针对降低缺失率方面，提出了优化替换算法，调整组成结构等方法。在 CMP 系统中究方向，Cache 的层次结构也是研究的重点问题。在当前的处理器中，简单的单级 Cac法适应智能设备的访存性能需求，现代多核处理器结构中通常引入多级 Cache，大部分了私有的一级 Cache 和共享的二级 Cache，如图 1-2[6]所示，另外，还有一些处理器系统的三级 Cache，进一步降低访存延迟。

多核,存储结构,处理器

图 1-2 多核处理器的存储结构he 的解析模型主要是基于重用距离[8]和堆栈距离[9]原理来实现，行为分析的解析模型主要是基于访存流交叉的 CPI 模型[10]来建立应用场景中的 Cache 存储结构，对于指令数据混合型共享级 Cac进行考虑，使得模型的实用性大大降低。架构下的多核处理器的层级 Cache 结构为研究对象，基于当前的实应用场景中的各种情况的影响，提出新的改进的修正模型，能存行为。其意义主要包括：件的设计空间探索的解析模型能够准确快速的预测任意一个应用负载在不同 Cach命中次数，为硬件设计人员提供理论数据参考，促进硬件设计空件开发人员对应用程序进行评估预测的应用负载在特定硬件配置下的访存命中次数，分析应用程
【学位授予单位】：东南大学
【学位级别】：硕士
【学位授予年份】：2018
【分类号】：TP333;TP183

【参考文献】