基于存储总线的可重构硬件加速部件研究与设计

发布时间：2020-05-07 02:06

【摘要】： 设计硬件加速部件已成为扩展通用微处理器计算平台科学应用用途的重要手段。可重构加速部件既具有微处理器的软件灵活性,又具有专用集成电路的硬件高效性,是一种高效的硬件结构。为了充分发挥微处理器和可重构结构各自的优势,通常将可重构结构和微处理耦合在一起构成混合可重构系统。混合可重构系统中的可重构加速部件与微处理器有以下四种耦合方式,即:寄存器级耦合、协处理器级耦合、存储总线级耦合和外部总线级耦合。由于存储总线具有高带宽低延迟和与CPU通信路径较短的特点,故基于存储总线的可重构硬件加速部件对加解密、图像处理、基因序列检测等计算密集型应用具有很好的适用性。在此基础上,本文提出了一种基于存储总线的可重构硬件加速部件RHAU的体系结构,并介绍了它与系统的整合方式。RHAU中的Control FPGA负责与存储总线交互,完成地址识别和数据接收任务。驱动程序负责在操作系统启动之后修改存控中的寄存器,为RHAU分配地址空间,使用户可以正常使用和访问RHAU。本文给出AES算法的迭代实现和流水实现。在流水实现中,针对AES算法中字节替换SubByte和逆字节替换InvSubByte,分别采用查找表和组合逻辑流水实现。另外针对图像增强算法,本文也给出RHAU下的映射实现。为了获得RHAU对AES算法和图像增强算法的加速比,本文提出了性能评价的解析模型,并通过修改SIS模拟器来获得测试数据。结果表明,RHAU对AES加解密和图像增强算法具有较高的加速比。
【图文】：

计算模式,可重构计算,微处理器,可重构结构

式与通用微处理器计算模式、ASIC 计算的控制代码也有完成计算功能的计任务，例如目标识别、字符模式匹等；通用微处理器具有很大的灵活可重构结构和通用微处理器的各自中难以映射到可重构结构的控制部算核部分映射到可重构结构中，由形成了包括处理器和可重构硬件加达到较高的性能。并且，当应用程，灵活性好。总线的可重构硬件加速部件利用了短的特点，对目标识别、加解密、能。1.2 课题研究的内容

可重构系统,可重构硬件,可重构,部件

国防科学技术大学研究生院学位论文行变动；同时，可重构结构使软件模块和硬件模块的协同更加设计时，我们可以在系统的速度、系统实现的硬件加速功能、做出折衷。可重构硬件与通用微处理的耦合方式充分发挥通用微处理器和可重构硬件 FPGA 的特点，通常将 FP器耦合到一起。通用微处理器执行应用程序的非关键代码，， FP的计算核进行加速，构成由可重构硬件 FPGA 和通用微处理器统。可重构系统中的可重构硬件加速部件，可以耦合到如图 2-2 所示
【学位授予单位】：国防科学技术大学
【学位级别】：硕士
【学位授予年份】：2006
【分类号】：TN791;TP336

【参考文献】