YHFT-DSPX片内存储器的设计与实现

发布时间：2020-05-07 03:51

【摘要】：随着半导体制造工艺的发展与计算机体系结构等方面的改进,DSP已经在通信、军事、控制、家电等领域得到广泛的应用。由于DSP一般是面向数据密集型的应用,存储器访问速度、效率对处理器系统性能影响越来越突出,因此片内存储器是处理器研究的重点之一。 YHFT-DSPX是我校自主研发的一款高性能定点数字信号处理器,芯片最高工作频率可达250MHz。该款处理器采用超长指令字体系结构与哈佛总线结构,含有八个功能部件且可并发执行。本文详细分析了全芯片对片内存储器的功能需求,拟定了与其他部件的接口协议,并将其划分为两个功能部件——片内数据存储器和片内程序存储器,分别对其展开性能分析、结构研究和逻辑设计。 本文深入研究了取指过程,成功的设计了存储器访问请求的发起、请求的仲裁、取指包提交以及存储体组织等模块。针对cache命中失效的情况,通过增加额外的判断逻辑确保取指过程的正确性。除此之外,结合IDM部件的功能特点,重点针对DMA与CPU内核访存部件(包括DA部件和DB部件)并发访问发生冲突即访问目标地址有重叠的情况,通过采用优先权仲裁方式,根据DMA寄存器的配置信息结合既定的DA和DB部件的优先级安排来裁定访问次序,从整体上解决了影响存储器访问性能瓶颈问题。 此外,本文还详细研究了片内存储器系统级验证方法,编制了大量系统级功能验证代码,分别通过系统级功能模拟与FPGA仿真验证了设计正确性,确保片内存储器在功能上满足全芯片设计需求。还采用了多种综合策略,对片内存储器进行了综合优化,使得设计在时序方面能够收敛,在面积上获得了令人满意的结果。对于芯片的测试与应用结果表明:本文所设计的基于YHFT-DSPX的片内存储器,达到了既定的设计性能指标,完全能够满足高性能DSP体系结构的应用要求。
【图文】：

国防科学技术大学研究生院工程硕士学位论文第二章 YHFT-DSPX 片内存储器结构2.1 YHFT-DSPX 体系结构YHFT-DSPX 是一款高速定点数字信号处理器，稳定工作频率为 200M频率可达 250MHz，在 200MHz 的工作频率下峰值处理速度达 1600MIPP 处理器由四个主要部分组成：CPU 内核、片内存储器、片外存储器和。CPU 采用 VLIW 结构，，8 个功能单元可以并行操作，这些功能单元被的两组，每组由 4 个基本功能单元组成。另外，还采用哈佛结构，将程和数据存储器分开，提高了指令与数据存取的并行性，从而提高系统的速度和数据处理能力。该款芯片拥有丰富的片内集成外设，包括直接存（DMA）、串行接口、外部存储器接口（EMIF）、扩展总线等。YHF片整体结构如图 2.1 所示。

1.2 数据存储控制器功能概述 数 据 存 储 器 容 量 为 256KB， 划 分 为 两 存 0h~8001FFFFh 和 80020000h~8003FFFFh。每一块8K 深度的存储体。针对片内数据存储器的数据吞成两个 32 位的 CPU 访问与一个 32 位的 DMA 访个存储体中，CPU 的 DA 和 DB 数据访问通路或 据存储器的任何部分而不会发生冲突。内程序存储器的访问需要通过数据存储控制器，图 2.6 所示。IDM 部件主要作用：对于 CPU 或 DMA 控制器提交的访问片内数据存对 CPU 提交的访问 EMIF 的申请进行处理。作为 CPU 通过外设总线控制器访问片内外设的桥 对片外存储器接口、片内集成外设、DMA 的访问的处理后，才发送请求给各个功能部件。在此过一是：仲裁导致访问冲突的请求源。二是：将并
【学位授予单位】：国防科学技术大学
【学位级别】：硕士
【学位授予年份】：2011
【分类号】：TP332

【参考文献】

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1 王恒娜;访问局部性原理在Cache系统优化及设计中的应用[J];安徽师范大学学报(自然科学版);2004年04期

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本文编号：2652391