高性能DDR3存储控制器的研究与实现
发布时间：2020-05-08 04:41
【摘要】： 存储控制器是计算机系统中的重要组成部分,它是CPU和存储器之间交换数据的桥梁和纽带。存储控制器决定了计算机系统所能支持的最大存储器容量、存储器Bank数、存储器类型、速度以及存储器颗粒的数据宽度等重要参数,如何高效发挥存储器芯片有效数据带宽是决定计算机系统的存储器性能的关键,也是影响计算机系统整体性能的重要因素。 本文首先分析了DDR2存储器面临的挑战,对DDR3存储控制器技术发展的必要性进行了论述。随后本文介绍了DDR3的主要技术特点和DDR3存储器的控制状态机和控制命令。 基于当前国际上存储控制器的技术发展趋势,本文提出了一种DDR3存储控制器的总体设计方案,该方案将存储控制器的功能进一步划分为传输层和物理层,随后对其中主要模块的功能和实现细节进行了详细描述。该控制器可高效地完成访存请求调度,提高存储总线利用率,从而提高访存带宽,降低访存延迟,对今后其它支持DDR3存储器的数字系统设计提供了一定的参考。
【图文】：
图 1.1 DDR、DDR2 与 DDR3 的结构对比以及相应的预取设计DDR 存储器实现了双倍数据率传输(Double Data Rating)，它可以在一个时期传输两次数据，即在时钟的上升沿和下降沿分别激发一次，这样它的数据频率就达到时钟频率的两倍，而它的核心频率仍然与时钟频率相同，例如 DDR4储器，它的核心频率与时钟频率都只有 200MHz。双倍数据率意味着存储器核在一个时钟周期内供给两倍的数据，为了做到这一点，DDR 存储器引入了 2b取设计，在预取机制中，存储器 Cell 阵列的数据先被输入到 I/O Buffer 缓，然后再从 I/O Buffer 向存储器总线输出。而 2bit 预取则意味着每个时钟存储器 Cell 阵列都会发送 2bit 数据到 I/O Buffer 内暂存，以满足下个时钟的两次数据传送。7
的核心频率仍然只有 200MHz、也就是和 DDR400 相当，主要的了 4bit 预取和频率不对等的设计，控制 I/O Buffer 的时钟的 2 倍，而数据传输频率仍为时钟频率的 2 倍，也就是说 DDR到核心频率的 4 倍。接下来的 DDR3 同样是沿着这条道路前进到 8bit，并将时钟频率提升为核心频率的 4 倍——假设其核心时钟频率就达到 400MHz，数据传输频率则高达 800MHz，这也就准。由于 DRAM 内部存储单元的核心频率提高比较困难且成本较核心频率已经达到了 200MHz，为了解决外部数据传输率和核DDR3 引进了新的 8-bit Prefetch（数据预取架构）技术来保增长。0 内部 Cell（存储单元）的核心频率仅为 100MHz，采用 8-bi能提供和核心频率为 200MHz 的 DDR2-800 同样的带宽。也就是这种并行运行的方式来增加内部带宽，，可以让存储器频率提升线。图 2.1 是 DDR、DDR2 和 DDR3 预取技术的比较[7]。
【学位授予单位】：国防科学技术大学
【学位级别】：硕士
【学位授予年份】：2008
【分类号】：TP333
本文编号：2654138
【图文】：
图 1.1 DDR、DDR2 与 DDR3 的结构对比以及相应的预取设计DDR 存储器实现了双倍数据率传输(Double Data Rating)，它可以在一个时期传输两次数据，即在时钟的上升沿和下降沿分别激发一次，这样它的数据频率就达到时钟频率的两倍，而它的核心频率仍然与时钟频率相同，例如 DDR4储器，它的核心频率与时钟频率都只有 200MHz。双倍数据率意味着存储器核在一个时钟周期内供给两倍的数据，为了做到这一点，DDR 存储器引入了 2b取设计，在预取机制中，存储器 Cell 阵列的数据先被输入到 I/O Buffer 缓，然后再从 I/O Buffer 向存储器总线输出。而 2bit 预取则意味着每个时钟存储器 Cell 阵列都会发送 2bit 数据到 I/O Buffer 内暂存，以满足下个时钟的两次数据传送。7
的核心频率仍然只有 200MHz、也就是和 DDR400 相当，主要的了 4bit 预取和频率不对等的设计，控制 I/O Buffer 的时钟的 2 倍，而数据传输频率仍为时钟频率的 2 倍，也就是说 DDR到核心频率的 4 倍。接下来的 DDR3 同样是沿着这条道路前进到 8bit，并将时钟频率提升为核心频率的 4 倍——假设其核心时钟频率就达到 400MHz，数据传输频率则高达 800MHz，这也就准。由于 DRAM 内部存储单元的核心频率提高比较困难且成本较核心频率已经达到了 200MHz，为了解决外部数据传输率和核DDR3 引进了新的 8-bit Prefetch（数据预取架构）技术来保增长。0 内部 Cell（存储单元）的核心频率仅为 100MHz，采用 8-bi能提供和核心频率为 200MHz 的 DDR2-800 同样的带宽。也就是这种并行运行的方式来增加内部带宽，，可以让存储器频率提升线。图 2.1 是 DDR、DDR2 和 DDR3 预取技术的比较[7]。
【学位授予单位】：国防科学技术大学
【学位级别】：硕士
【学位授予年份】：2008
【分类号】：TP333
【引证文献】
相关博士学位论文 前1条
1 邓林;单芯片多核处理器存储优化技术研究[D];国防科学技术大学;2011年
相关硕士学位论文 前1条
1 史林森;基于自主CPU的DDR3系统协同仿真与设计[D];国防科学技术大学;2011年
本文编号：2654138
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